KR19990081207A - 박막 트랜지스터 및 그 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000010408 film Substances 0.000 claims abstract description 70
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 45
- 239000012535 impurity Substances 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 11
- 238000000137 annealing Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 7
- 238000005224 laser annealing Methods 0.000 abstract description 4
- 230000003213 activating effect Effects 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Abstract
목적 : 본 발명은 공정의 간단화와 제조원가를 절감시킬 수 있는 박막 트랜지스터와 그 제조 방법을 제공한다.
구성 : 본 발명은 버퍼층이 피복된 기판, 버퍼층의 소정 영역에 채널이 형성되는 채널영역을 갖는 채널층, 채널층의 양측방의 일부분이 오버랩 되어 형성된 드레인영역 및 소스영역, 소스영역, 드레인영역 및 채널영역의 상부에 적층된 게이트 절연막 및 채널영역 상부의 게이트 절연막 상에 형성된 게이트 전극으로 구성된다.
효과 : 채널층, 드레인영역 및 소스영역을 동시에 레이저 어닐링 하여 비정질 실리콘으로 이루어진 채널층, 드레인영역 및 소스영역을 재결정화 시키므로써, 고농도의 불순물로 도핑된 드레인영역과 소스영역을 전기적으로 활성화시키는 과정을 생략할 수 있고, 제조공정을 단순화시킬 수 있고, 제조 원가를 절감할 수 있고, 게이트 전극의 길이를 제어하여 누설전류를 감소시키기 위한 오프셋 영역을 용이하게 형성할 수 있다.
Description
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 복잡한 공정을 단순화하고, 오프셋 영역을 용이하게 형성하는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
박막 트랜지스터는 액정표시소자에서 각 픽셀 영역의 화상데이터 신호를 스위칭 하는 스위칭소자로 도 3은 오프셋 영역이 없는 종래의 박막 트랜지스터의 단면구조도이고, 도 4는 오프셋 영역을 가진 종래의 박막 트랜지스터의 단면구조도이다.
도 3의 종래의 박막 트랜지스터는 유리기판(1), 유리기판(1)의 상부에 박막 장비를 사용하여 산화막을 침적시켜 형성된 버퍼층(2), 버퍼층(2) 상부에 고농도로 도핑된 드레인영역(3a)과 소스영역(3b) 및 비도핑된 채널영역(Ⅰ)들이 형성되는 활성층(3), 활성층(3) 상부에 형성된 게이트 절연막(4) 및 게이트 절연막(4) 상부에 형성된 게이트 전극(5)으로 구성되며, 활성층(3)의 비도핑된 채널영역(Ⅰ)의 길이는 게이트 전극(5)의 길이와 동일하다.
도 4의 오프셋 영역을 가진 종래의 박막 트랜지스터는 도3의 박막트랜지터와 동일하나, 다만 박막 트랜지스터가 오프일 때 박막 트랜지스터의 드레인과 소스간에 흐르는 누설전류(Leakage Current), 즉 오프 전류(Off-Current)를 감소시키기 위하여 채널영역(Ⅰ)의 양 가장자리에 비도핑되거나 저농도로 도핑된 오프셋 영역(Ⅱ)을 형성하여 도3의 채널영역(Ⅰ)의 길이 보다 더 긴 채널영역을 갖는다. 즉, 도 4의 종래의 박막 트랜지스터의 채널영역(Ⅰ)의 길이는 게이트 전극(5)의 길이 보다 더 길다.
도 3의 종래의 박막 트랜지스터의 제조방법은 다음과 같다.
유리기판(1)의 상부에 박막 장비를 사용하여 산화막을 침적시켜 버퍼층(2)을 형성하고, 버퍼층(2) 상부 전면에 저온에서 비정질 실리콘(Amorphos Silicon)으로 이루어진 활성층(3)을 증착하고, 활성층(3)을 패터닝한 후 활성층(3)을 다결정 실리콘(Polycrystalline Silicon)으로 재결정화 시키기 위해 패터닝된 활성층(3)을 레이저 어닐링(Laser Annealing) 한다. 패터닝된 활성층(3) 상부 및 버퍼층(2) 상부에 게이트 절연막(4)을 형성하고 게이트 절연막(4) 상부의 소정 위치에 게이트 전극(5)을 형성한다. 게이트 전극(5) 형성 후 게이트 전극(5)을 마스크로 사용하여 고농도의 불순물을 이온주입(Ion Implantation)하고 소정의 온도로 열처리하여 여 게이트 전극(5) 하부의 활성층(3)은 비도핑되어 채널영역(Ⅰ)이 형성되고, 채널영역(Ⅰ)의 좌우측에는 이온주입된 고농도의 불순물에 의해 드레인영역(3a) 및 소스영역(3b)이 형성된다.
게이트 전극(5) 형성 후 게이트 전극(5)을 마스크로 사용함으로써 이온주입시 드레인영역(3a) 및 소스영역(3b)은 게이트 전극(5)에 의해 자동적으로 그 위치가 자기정합(Self-Align)되며, 이온주입 후 활성층(3)을 소정의 온도로 열처리함으로써 드레인영역(3a) 및 소스영역(3b)의 활성층(3)과 이온주입된 고농도의 불순물간의 격자구조가 안정화되어 드레인영역(3a) 및 소스영역(3b)은 전기적으로 활성화된다.
도 4의 오프셋 영역을 갖는 종래의 박막 트랜지스터의 제조방법은 도3의 종래의 박막 트랜지스터의 제조방법과 동일하나, 다만 게이트 전극(5) 형성 후 별도의 사진식각공정에 의해 고농도의 불순물을 이온주입하여 드레인영역(3a) 및 소스영역(3b)을 형성하거나 게이트 전극(5) 형성 후 게이트 전극(5)을 마스크로 하여 저농도의 불순물을 이온주입하고 별도의 사진식각공정에 의해 고농도의 불순물을 이온주입하여 드레인영역(3a) 및 소스영역(3b)을 형성한다. 따라서 드레인영역(3a)과 소스영역(3b) 사이의 채널영역(Ⅰ)은 비도핑되거나 저농도의 불순물로 도핑된 오프셋 영역(Ⅱ)이 형성되어 게이트 전극(5)의 길이 보다 더 길게 형성된다. 드레인영역(3a)과 소스영역(3b)이 오프셋 영역(Ⅱ)에 의해 게이트 전극(5)과 이격되어 있으므로 일정전위를 갖는 드레인단자 또는 소스단자로부터 게이트 전극(5)에 미치는 전계의 영향이 감소되어 박막 트랜지스터가 오프일 때 드레인단자와 소스단자 간의 누설전류는 감소된다.
상기의 종래의 박막 트랜지스터를 제조함에 있어, 비정질 실리콘인 활성층을 다결정 실리콘으로 재결정화 시키기 위해 레이저 어닐링을 하고 활성층에 고농도의 불순물을 이온주입 후 드레인영역과 소스영역을 전기적으로 활성화시키기 위해 소정의 온도로 열처리하여야 하므로 활성층을 중복 열처리하는 문제점을 가지고 있다.
또한 종래의 박막 트랜지스터의 누설전류를 감소시키기 위한 오프셋 영역 형성시 별도의 사진식각공정이 요구되고, 그에 따라 공정이 복잡해지고 제조원가가 상승되는 문제점을 가지고 있다.
본 발명의 목적은 버퍼층 상부에 형성된 비정질 실리콘으로 이루어진 박막 트랜지스터의 채널영역인 채널층 및 채널층 상부에 비정질 실리콘에 고농도의 불순물을 도핑하여 드레인영역 및 소스영역을 형성하고 채널층, 드레인영역 및 소스영역을 레이저 어닐링 하여 비정질 실리콘으로 이루어진 채널층, 드레인영역 및 소스영역을 재결정화 시키므로써, 고농도의 불순물로 도핑된 드레인영역과 소스영역을 전기적으로 활성화시키는 과정을 생략할 수 있고, 제조공정을 단순화시킬 수 있고, 제조 원가를 절감시킬 수 있는 박막 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 게이트 전극의 길이를 제어하여 누설전류를 감소시키기 위한 오프셋 영역을 용이하게 형성할 수 있는 박막 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 박막 트랜지스터는 버퍼층이 피복된 기판, 버퍼층의 소정 영역에 채널이 형성되는 채널영역을 갖는 채널층, 채널층의 양측방의 일부분이 오버랩 되어 형성된 소스영역 및 드레인영역, 소스영역, 드레인영역 및 채널영역의 상부에 적층된 게이트 절연막 및 채널영역 상부의 게이트 절연막 상에 형성된 게이트 전극을 구비한 것을 특징으로 한다.
본 발명의 박막 트랜지스터는 게이트 전극의 길이를 제어하여 게이트 전극의 길이가 채널영역의 길이 보다 짧게 하여 드레인영역과 게이트 전극 또는 소스영역과 게이트 전극은 서로 이격되는 오프셋 영역을 구비한 것을 특징으로 한다.
본 발명의 박막 트랜지스터의 채널층은 순수 비정질 실리콘막으로 이루어지고, 드레인영역 및 소스영역은 고농도의 불순물이 도핑된 비정질 실리콘막으로 이루어진 것을 특징으로 한다.
본 발명의 박막 트랜지스터의 채널층은 다결정 실리콘막으로 이루어지고, 드레인영역 및 소스영역은 고농도의 불순물이 도핑된 다결정 실리콘막으로 이루어진 것을 특징으로 한다.
또한 상기의 목적을 달성하기 위한 본 발명의 박막 트랜지스터의 제조방법은 기판 상에 버퍼층을 형성하는 단계, 버퍼층 상부에 비정질 실리콘막을 증착하고 패터닝하여 채널영역을 갖는 채널층을 형성하는 단계, 버퍼층 상부와 채널층 상부에 고농도의 불순물이 도핑된 비정질 실리콘막을 증착하고 패터닝하여 채널층의 양측방의 일부분이 오버랩 되도록 소스영역 및 드레인영역을 형성하는 단계, 소스영역 및 드레인영역을 포함한 전면에 게이트 절연막을 형성하는 단계, 게이트 절연막 전면을 어닐링 하여 채널층, 드레인영역 및 소스영역의 비정질 실리콘막을 재결정화 시키는 단계 및 게이트 절연막의 상면에 소스영역 및 드레인영역 사이에 위치하도록 게이트 전극을 형성하는 단계를 구비한 것을 특징으로 한다.
게이트 전극을 형성하는 단계는 게이트 전극의 길이를 제어하여 게이트 전극의 길이가 채널영역의 길이 보다 짧게 하여 드레인영역과 게이트 전극 또는 소스영역과 게이트 전극을 서로 이격시켜 채널영역의 일부에 오프셋 영역이 형성되록 한 것을 특징으로 한다.
비정질 실리콘막을 재결정화 시키는 단계에 있어서, 어닐링은 레이저를 사용하는 것을 특징으로 한다.
도 1은 본 발명에 따른 박막 트랜지스터의 단면구조도,
도 2a 내지 도 2e는 본 발명에 따른 박막 트랜지스터의 제조 방법을 설명하 는 공정도,
도 3은 종래의 박막 트랜지스터의 단면구조도,
도 4는 다른 종래의 박막 트랜지스터의 단면구조도이다.
*도면의 주요 부분에 대한 부호의 설명*
101 : 기판 102 : 버퍼층
103a : 채널층 105a : 소오스영역
105b : 드레인영역 107 : 게이트 절연막
108 : 게이트 전극
이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터 및 그 제조방법을 상세히 설명하고자 한다.
도 1은 본 발명에 따른 박막 트랜지스터의 단면구조도이다.
본 발명의 박막 트랜지스터는 버퍼층(102)이 피복된 기판(101), 버퍼층(102)의 소정 영역에 채널이 형성되는 채널영역(Ⅰ)을 갖는 채널층(103a), 채널층(103a)의 양측방의 일부분이 오버랩 되어 형성된 드레인영역(105a) 및 소스영역(105b), 드레인영역(105a), 소스영역(105b) 및 채널영역(Ⅰ)의 상부에 적층된 게이트 절연막(107) 및 채널영역(Ⅰ) 상부의 게이트 절연막(107) 상에 형성된 게이트 전극(108)으로 구성된다.
게이트 전극(108)의 길이를 제어하여 게이트 전극(108)의 길이가 채널영역(Ⅰ)의 길이 보다 짧게 하여 드레인영역(105a)과 게이트 전극(108) 또는 소스영역(105b)과 게이트 전극(108)을 서로 이격시켜 오프셋 영역(Ⅱ)을 채널영역(Ⅰ)의 양끝단에 형성시켜 박막 트랜지스터가 오프일 때 드레인영역(105a)과 소스영역(105b) 간에 누설전류인 오프 전류를 감소시킬 수 있다.
채널층(103a)은 순수 비정질 실리콘막 또는 다결정 실리콘막으로 형성할 수 있고, 드레인영역(105a) 및 소스영역(105b)은 고농도의 불순물이 도핑된 비정질 실리콘막 또는 다결정 실리콘막으로 형성할 수 있다.
채널층(103a), 드레인영역(105a) 및 소스영역(105b)을 비정질 실리콘막으로 형성하는 경우 비정질 실리콘막을 어닐링하여 비정질 실리콘막을 다결정 실리콘막으로 되도록 재결정화 시킬 수 있고, 동시에 고농도의 불순물이 도핑된 드레인영역(105a) 및 소스영역(105b)의 격자구조를 안정화시켜 드레인영역(3a) 및 소스영역(3b)은 전기적으로 활성화된다.
비정질 실리콘막을 다결정 실리콘막으로 되도록 재결정화 시키는 이유는 다결정 실리콘막은 비정질 실리콘막에 비해 저항 특성이 작으므로 박막트랜지터의 온 특성을 향상시키기 위해서이다.
어닐링 방법은 고온으로 열처리 하거나 저온에서 레이저를 사용하여 할 수 있으나 레이저를 사용하는 경우 기판(101)은 유리재질을 사용할 수 있으므로 대량생산 및 제조원가 측면에서 유리하다.
도 2a 내지 도 2e는 본 발명에 따른 박막 트랜지스터의 제조 방법을 설명하는 공정도이다.
본 발명의 박막 트랜지스터의 제조방법은 기판(101) 상에 버퍼층(102)을 형성하는 단계, 버퍼층(102) 상부에 비정질 실리콘막(103)을 증착하고 패터닝하여 채널영역(Ⅰ)을 갖는 채널층(103a)을 형성하는 단계, 버퍼층(102) 상부와 채널층(103a) 상부에 고농도의 불순물이 도핑된 비정질 실리콘막(105)을 증착하고 패터닝하여 채널층(103a)의 양측방의 일부분이 오버랩 되도록 드레인영역(105a) 및 소스영역(105b)을 형성하는 단계, 드레인영역(105a) 및 소스영역(105b)을 포함한 전면에 게이트 절연막(107)을 형성하는 단계, 게이트 절연막(107) 전면을 어닐링 하여 채널층(103a), 드레인영역(105a) 및 소스영역(105b)의 비정질 실리콘막을 재결정화 시키는 단계 및 게이트 절연막(107)의 상면에 드레인영역(105a) 및 소스영역(105b) 사이에 위치하도록 게이트 전극(108)을 형성하는 단계로 구성된다.
본 발명의 박막 트랜지스터의 제조방법을 상세히 설명하면 다음과 같다.
도 2a에서, 기판(101) 상에 버퍼층(102)을 형성하고, 버퍼층(102) 상부에 비정질 실리콘막(103)을 침적하여 채널영역(Ⅰ)을 형성하기 위한 채널층(103a)을 형성한다. 이때, 버퍼층(102)은 기판(101) 위에 박막 트랜지스터를 형성하기 위한 버퍼 역활을 하며, 채널층(103a)은 비정질 실리콘막(103)으로 버퍼층(102) 상부 전면에 침적한 후 패터닝하여 형성한다. 즉, 버퍼층(102) 상에 비정질 실리콘막(103)을 전면 침적한 후, 비정질 실리콘막(103) 위에 사진식각공정을 이용하여 마스크 패턴(104)을 형성한다. 마스크 패턴(104)이 형성되면 이 마스크 패턴(104)을 식각 마스크로 하여 비정질 실리콘막(103)을 식각하여 패터닝하여 채널층(103a)을 형성한 후 마스크 패턴(104)을 제거한다.
도 2b에 도시한 바와 같이 버퍼층(102) 및 채널층(103)의 상면에 비정질 실리콘막(105)을 침적하고, 침적시 고농도의 불순물을 동시에 도핑시킨다. 이때 도핑 농도는 화학적 기상 침적(Chemical Vapor Deposition:CVD) 장치을 이용하여 비정질 실리콘막(105) 형성시 CVD 장치 내로 주입되는 불순물 가스의 주입량을 제어하여 조절한다.
도 2c에 도시한 바와 같이 비정질 실리콘막(105)이 형성되면 비정질 실리콘막(105)을 패터닝하여 드레인영역(105a) 및 소스영역(105b)을 형성한다. 즉, 비정질 실리콘막(105) 상에 사진식각공정을 이용하여 마스크 패턴(106)을 형성한 후 마스크 패턴(106)을 식각 마스크로 하여 비정질 실리콘막(105)을 식각하여 채널층(103a)의 양측방의 일부분이 오버랩 되도록 드레인영역(105a) 및 소스영역(105b)을 형성을 형성한다.
도 2d에 도시한 바와 같이 채널층(103a)의 채널영역(Ⅰ), 드레인영역(105a) 및 소스영역(105b) 상에 게이트 절연막(107)을 형성하고, 어닐링을 실시한다. 어닐링은 고온의 분위기 하에서 행할 수 있고 또는 저온에서 레이저를 사용하여 할 수 있다.
레이저를 사용하는 어닐링은 게이트 절연막(107)이 형성된 후 게이트 절연막(107)을 투과하여 드레인영역(105a), 소스영역(105b) 및 채널층(103a)의 표면으로 레이저 빔을 조사하여 실시한다. 이때 게이트 절연막(107)은 조사된 레이저 빔이 드레인영역(105a), 소스영역(105b) 및 채널층(103a)의 표면에서 반사되지 않도록 레이저 빔을 흡수 및 투과시키는 캡핑(Capping)층으로 사용된다.
게이트 절연층(107)에 의해 흡수되어 투과된 레이저 빔 에너지는 드레인영역(105a), 소스영역(105b) 및 채널층(103a)으로 조사되고, 조사된 레이저 빔 에너지에 의해 드레인영역(105a), 소스영역(105b) 및 채널층(103a)은 비정질 실리콘에서 다결정 실리콘으로 재결정화 되고, 동시에 드레인영역(105a) 및 소스영역(105b)에 확산된 불순물들은 전기적으로 활성화 된다.
드레인영역(105a) 및 소스영역(105b)과 채널층(103a)이 오버랩되어 형성된 비정질 실리콘막의 두께는 채널층(103a)의 채널영역(Ⅰ)의 비정질 실리콘막의 두께 보다 두껍기 때문에 레이저를 사용한 어닐링시 드레인영역(105a) 및 소스영역(105b)과 채널층(103a)이 오버랩되어 형성된 비정질 실리콘막에서 두께가 얇은 채널영역(Ⅰ)으로 실리콘 원자들의 표면 이동이 활발해짐에 따라 실리콘의 그레인 크기는 측면 방향으로 성장되고, 이로 인해 채널영역(Ⅰ)의 캐리어(Carrier) 이동도가 향상되어 박막 트랜지스터의 온 전류를 증가시킬 수 있다.
도 2e에 도시된 바와 같이 게이트 절연막(107)의 상방으로 다결정 실리콘막을 CVD 장비를 이용해 전면적으로 침적한 후 사진식각공정을 이용하여 탑 게이트(Top gate) 구조를 갖도록 게이트 전극(108)을 형성한다.
게이트 전극(108) 형성시 게이트 전극의 길이를 제어하여 채널영역(Ⅰ)의 길이와 동일하도록 게이트 전극(108)을 형성하거나 드레인영역(105a)과 소스영역(105b) 간의 누설전류인 오프 전류를 감소시키기 위해서 사진식각공정에 의해 다결정 실리콘막의 패터닝시 게이트 전극(108)의 길이를 채널영역(Ⅰ)의 길이 보다 짧게 하여 드레인영역(105a)과 게이트 전극(108) 또는 소스영역(105b)과 게이트 전극(108)을 서로 이격시켜 채널영역(Ⅰ)의 양끝단 중 일부에 또는 양끝단 모두에 오프셋 영역(Ⅱ)을 형성할 수 있다.
따라서 본 발명의 박막 트랜지스터의 채널영역(Ⅰ)에 오프셋 영역(Ⅱ)을 형성하고자 하는 경우 별도의 마스크가 요구되지 않으며, 단지 게이트 전극(108)의 길이만 제어하면 되므로 본 발명의 박막 트랜지스터는 용이하게 오프셋 영역(Ⅱ)을 형성할 수 있다.
본 발명은 채널층, 드레인영역 및 소스영역을 동시에 레이저 어닐링 하여 비정질 실리콘으로 이루어진 채널층, 드레인영역 및 소스영역을 재결정화 시키므로써, 고농도의 불순물로 도핑된 드레인영역과 소스영역을 전기적으로 활성화시키는 과정을 생략할 수 있고, 제조공정을 단순화시킬 수 있고, 제조 원가를 절감할 수 있고, 게이트 전극의 길이를 제어하여 누설전류를 감소시키기 위한 오프셋 영역을 용이하게 형성할 수 있다.
Claims (11)
- 버퍼층이 피복된 기판;상기의 버퍼층의 소정 영역에 채널이 형성되는 채널영역을 갖는 채널층;상기의 채널층의 양측방의 일부분과 오버랩 되도록 형성된 소스영역 및 드레인영역;상기의 소스영역, 드레인영역 및 채널영역의 상부에 적층된 게이트 절연막; 및상기의 채널영역 상부의 게이트 절연막 상에 형성된 게이트 전극을 구비한 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기의 게이트 전극의 길이를 제어하여 상기의 게이트 전극의 길이가 채널영역의 길이 보다 짧게 하여 상기의 드레인영역과 게이트 전극은 서로 이격되는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기의 게이트 전극의 길이를 제어하여 상기의 게이트 전극의 길이가 채널영역의 길이 보다 짧게 하여 상기의 소스영역과 게이트 전극은 서로 이격되는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기의 채널층은 순수 비정질 실리콘막으로 이루어지고, 상기의 드레인영역 및 소스영역은 불순물이 도핑된 비정질 실리콘막으로 이루어진 것을 특징으로 하는 박막 트랜지스터.
- 제4항에 있어서, 상기의 순수 비정질 실리콘막 및 상기의 불순물이 도핑된 비정질 실리콘막을 어닐링하는 것을 특징으로 하는 박막 트랜지스터.
- 제5항에 있어서, 상기의 어닐링은 레이저를 사용하는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기의 채널층은 다결정 실리콘막으로 이루어지고, 상기의 드레인영역 및 소스영역은 불순물이 도핑된 다결정 실리콘막으로 이루어진 것을 특징으로 하는 박막 트랜지스터.
- 기판 상에 버퍼층을 형성하는 단계;상기의 버퍼층 상부에 비정질 실리콘막을 증착하고 패터닝하여 채널영역을 갖는 채널층을 형성하는 단계;상기의 버퍼층 상부와 상기의 채널층 상부에 불순물이 도핑된 비정질 실리콘막을 증착하고 패터닝하여 상기의 채널층의 양측방의 일부분이 오버랩 되도록 소스영역 및 드레인영역을 형성하는 단계;상기의 소스영역 및 드레인영역을 포함한 전면에 게이트 절연막을 형성하는 단계;상기의 게이트 절연막 전면을 어닐링 하여 상기의 채널층, 드레인영역 및 소스영역의 비정질 실리콘막을 재결정화 시키는 단계; 및상기의 게이트 절연막의 상면에 상기의 소스영역 및 드레인영역 사이에 위치하도록 게이트 전극을 형성하는 단계를 구비한 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제8항에 있어서, 상기의 게이트 전극을 형성하는 단계는 상기의 게이트 전극의 길이를 제어하여 상기의 게이트 전극의 길이가 채널영역의 길이 보다 짧게 하여 상기의 드레인영역과 게이트 전극을 서로 이격시켜 상기의 채널영역의 일부에 오프셋 영역을 형성시키는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제8항에 있어서, 상기의 게이트 전극을 형성하는 단계는 상기의 게이트 전극의 길이를 제어하여 상기의 게이트 전극의 길이가 채널영역의 길이 보다 짧게 하여 상기의 소스영역과 게이트 전극을 서로 이격시켜 상기의 채널영역의 일부에 오프셋 영역을 형성시키는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제8항에 있어서, 상기의 어닐링은 레이저를 사용하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980015009A KR100274886B1 (ko) | 1998-04-27 | 1998-04-27 | 박막 트랜지스터 및 그 제조방법 |
| TW88106401A TW409321B (en) | 1998-04-27 | 1999-04-22 | Film transistor and its manufacture |
| JP11790699A JPH11330471A (ja) | 1998-04-27 | 1999-04-26 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980015009A KR100274886B1 (ko) | 1998-04-27 | 1998-04-27 | 박막 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990081207A true KR19990081207A (ko) | 1999-11-15 |
| KR100274886B1 KR100274886B1 (ko) | 2000-12-15 |
Family
ID=19536755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980015009A KR100274886B1 (ko) | 1998-04-27 | 1998-04-27 | 박막 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100274886B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571827B1 (ko) * | 2003-12-17 | 2006-04-17 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조방법 |
| KR20140044567A (ko) * | 2012-10-05 | 2014-04-15 | 삼성디스플레이 주식회사 | 플렉서블 디스플레이 패널 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101774478B1 (ko) | 2010-10-22 | 2017-09-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 그 제조 방법 |
-
1998
- 1998-04-27 KR KR1019980015009A patent/KR100274886B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571827B1 (ko) * | 2003-12-17 | 2006-04-17 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조방법 |
| KR20140044567A (ko) * | 2012-10-05 | 2014-04-15 | 삼성디스플레이 주식회사 | 플렉서블 디스플레이 패널 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100274886B1 (ko) | 2000-12-15 |
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