JPH11330471A - 薄膜トランジスタとその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 低濃度ドーピング領域によりオフ電流を減少
させて素子の信頼性を向上させることができる薄膜トラ
ンジスタを提供する。 【解決手段】 上面に絶縁層が形成される基板１０１
と、前記絶縁層の上面の両端に形成されるソース１０５
ａおよびドレイン１０５ｂと、前記ソース１０５ａおよ
びドレイン１０５ｂとのあいだに形成され、そのソース
１０５ａおよびドレイン１０５ｂと重なる部分を有する
導電層１０３と、前記導電層１０３、ソース１０５ａお
よびドレイン１０５ｂの上面に蒸着されるゲート絶縁膜
１０７と、前記ゲート絶縁膜１０７の上面に形成される
ゲート電極１０８とからなり、前記導電層１０３が前記
ゲート電極１０８と対応するチャンネル領域Ｉおよびこ
のチャンネル領域Ｉの両側端に形成され、低濃度ドーピ
ング領域からなるオフセット領域IIを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタお
よびその製造方法に関する。さらに詳しくは、とくに低
濃度ドーピング（ＬＤＤ：lightly doped drain）領域
によりオフ電流を減少させて素子の信頼性を向上できる
薄膜トランジスタおよびその製造方法に関する。

【０００２】

【従来の技術】薄膜トランジスタはＳＲＡＭや液晶ディ
スプレイにスイッチング手段として広く用いられてい
る。

【０００３】薄膜トランジスタは、たとえば液晶ディス
プレイのそれぞれの画素を制御することができ、これに
したがって液晶ディスプレイの応答速度、視野角および
コントラストなどが飛躍的に改善された。また薄膜トラ
ンジスタは、１００万画素以上の解像度が要求されるＨ
ＤＴＶにも適合するものと評価されている。

【０００４】従来の薄膜トランジスタの一つの例とし
て、米国特許第５、８０４、４７２号にはＳＲＡＭに適
用されるポリシリコン薄膜トランジスタが開示されてい
る。開示されたポリシリコン薄膜トランジスタは、ポリ
シリコンチャンネルの厚さが制限され、ゲートに沿って
エッチングされたスペーサーの高さに対応して非常に狭
く、かつ薄く形成されたトランジスタチャンネルを含ん
でいる。このトランジスタチャンネルはスペーサー蒸着
工程を用いて形成されるもので、このように形成された
トランジスタチャンネルは、ＳＲＡＭなどに用いられて
ビットライン側に供給される電圧の漏洩を減少させる作
用をする。

【０００５】図６は従来の同一平面上の薄膜トランジス
タの一般的な構造を図示している。この薄膜トランジス
タは、基板１の上面が絶縁層２で被着されて異物が混入
されないようにされており、前記絶縁層２の上面には、
チャンネル領域Ｉとその両側にソース電極３ａとドレイ
ン電極３ｂを有する活性層３が形成されている。その活
性層３の上方には、ゲート絶縁膜４を介してゲート電極
５が前記活性層３のソース電極３ａとドレイン電極３ｂ
とのあいだに位置するように配置されている。

【０００６】ところが、このようなポリシリコン薄膜ト
ランジスタは、数百Åの微細薄膜であるので、チャンネ
ル部に誘起される電子がゲートオフ時ごとにシリコン基
板に拡散され再結合しながら、消滅しなくてドレイン電
極に吸収される現状を起す特性があり、漏洩電流値が大
きい。

【０００７】前記のような問題を解決するために他の例
として、図７に図示されるように、前記ソース電極３ａ
およびドレイン電極３ｂとチャンネル領域Ｉとのあいだ
にオフセット領域IIを形成したものが知られている。

【０００８】ところが、この従来の薄膜トランジスタ
は、オフ電流を減少させるために、要求されるオフセッ
ト領域を得るためには再結晶化−不純物注入−活性化な
どの別個の工程を経なければならず、工程数の増加によ
る原価上昇および収率低下を招来する。

【０００９】また、オフセット領域およびチャンネル領
域、そしてソース電極とドレイン電極を形成する工程な
どにおいて、頻繁にマスクセッチングを行なうことによ
り、マスクのミスアラインが発生して素子の信頼性の確
保が難しい。

【００１０】

【発明が解決しようとする課題】本発明は簡単で容易に
低濃度ドーピング（ＬＤＤ）領域を形成してオフ電流を
減少させて素子の信頼性を向上させることができる薄膜
トランジスタを提供することを目的とする。

【００１１】また本発明はマスキング工程を使用せず
に、ドーピングされた非晶質シリコンを蒸着してレーザ
アニーリング処理する一度の工程でオフセットおよびＬ
ＤＤ領域を形成して製造工程数を減らして生産性を向上
させる薄膜トランジスタの製造方法を提供することも目
的とする。

【００１２】

【課題を解決するための手段】前記の目的を達成するた
めの本発明の薄膜トランジスタは、上面に絶縁層が形成
された基板と、前記絶縁層の上面の両端に形成されるソ
ースおよびドレインと、前記ソースおよびドレインとの
あいだに形成され、そのソースおよびドレインと重なる
部分を有する導電層と、前記導電層、ソースおよびドレ
インの上面に蒸着されるゲート絶縁膜と、前記ゲート絶
縁膜の上面に形成されるゲート電極とからなり、前記導
電層が、前記ゲート電極と対応するチャンネル領域およ
びこのチャンネル領域の両側端に形成され、低濃度ドー
ピング領域からなるオフセット領域を備えてなることを
特徴とする。

【００１３】また本発明の薄膜トランジスタは、前記導
電層のソースおよびドレインと重なる部分が、その他の
部分より厚く形成され、その上部が低濃度ドーピング領
域にされているのが好ましい。

【００１４】また本発明の薄膜トランジスタは、前記ソ
ースおよびドレインが、不純物が高濃度でドーピングさ
れた非晶質シリコンで形成されているのが好ましい。

【００１５】また本発明の薄膜トランジスタは、前記導
電層が非晶質シリコンで形成されているのが好ましい。

【００１６】さらに前記薄膜トランジスタを具現する本
発明の製造方法は、基板上に絶縁層を形成する工程と、
前記絶縁層の上面に導電層を形成する工程と、前記絶縁
層および導電層の上面に不純物が高濃度でドーピングさ
れた非晶質シリコンを蒸着し、フォトエッチングして前
記導電層の両端と重なるようにソースおよびドレインを
形成する工程と、前記導電層、ソースおよびドレインを
レーザアニーリングして前記ソースおよびドレインにド
ーピングされた不純物を再結晶化する工程と、前記導電
層、ソースおよびドレインの上面にゲート絶縁膜を介し
てゲート電極を形成して前記導電層をチャンネル領域お
よびその両側端に、低濃度ドーピング領域からなるオフ
セット領域に形成する工程とからなることを特徴とす
る。

【００１７】また、本発明の製造方法において、前記ソ
ースおよびドレインを形成する工程において、前記ソー
スおよびドレインと重ならない導電層の部分をオーバー
エッチングするのが好ましい。

【００１８】

【発明の実施の形態】以下、本発明の望ましい実施の形
態を添付図面に基づいて詳細に説明する。

【００１９】図１は本発明の第１の実施の形態にかかわ
る薄膜トランジスタの断面図である。本実施の形態の薄
膜トランジスタは、基板１０１の上面に絶縁層１０２が
形成されるとともに、その上面に導電層１０３が配置さ
れており、その両側にはソース１０５ａおよびドレイン
１０５ｂが前記導電層１０３の両側端と重なるように配
置されている。またこれらの導電層１０３、ソース１０
５ａおよびドレイン１０５ｂの上面にゲート絶縁膜１０
７が蒸着により形成され、該ゲート絶縁膜１０７の上面
に前記ソース１０５ａとドレイン１０５ｂとのあいだに
位置するように、ゲート電極１０８が配置される構成か
らなっている。

【００２０】このような構成において、前記ソース１０
５ａとドレイン１０５ｂとのあいだの導電層１０３は、
前記ゲート電極１０８と対応する部分のチャンネル領域
Ｉと、その両側端に前記ゲート電極１０８から外れた位
置に形成されるオフセット領域IIを含んでいる。

【００２１】前述した構成の薄膜トランジスタは、図２
〜３に示される工程を経て得られる。図２（ａ）に示さ
れるように、基板１０１の上に絶縁層１０２が形成さ
れ、さらにその上に非晶質シリコンを蒸着して導電層１
０３ａが形成される。前記絶縁層１０２は、バッファ絶
縁層として基板１０１に異物が浸透しないように塞ぐ作
用をする。前記導電層１０３ａは、フォトレジストマス
ク１０４を用いてフォトエッチングにより、所定のパタ
ーンにされる。そののち、フォトレジストマスク１０４
は除去される。このようにエッチングされた導電層１０
３と絶縁層１０２の上面には、図２（ｂ）に示されるよ
うに前記ソース１０５ａおよびドレイン１０５ｂを形成
するために、不純物が高濃度でドーピングされたアモル
ファスシリコン層１０５が蒸着される。

【００２２】つぎに図２（ｃ）で示されるように、前記
アモルファスシリコン層１０５は、フォトレジストマス
ク１０６を用いてフォトエッチングにより、それぞれソ
ース１０５ａとドレイン１０５ｂにされ、前記マスク１
０６はエッチングを完了したのちに除去される。この
際、前記フォトレジストマスク１０６は、導電層１０３
の両側端の一部と重なる構造であり、その結果ソース１
０５ａとドレイン１０５ｂが導電層１０３の両側端と重
なるようになっている。

【００２３】つぎに図３（ａ）に示されるように、前記
導電層１０３、ソース１０５ａおよびドレイン１０５ｂ
の上面にゲート絶縁膜１０７を形成したのち、レーザま
たはその他のアニーリング処理して前記導電層１０３、
ソース１０５ａおよびドレイン１０５ｂを同時に再結晶
化させる。このレーザアニーリングにより導電層１０
３、ソース１０５ａおよびドレイン１０５ｂが再結晶化
され、その過程でソース１０５ａおよびドレイン１０５
ｂに高濃度にドーピングされた不純物が導電層１０３に
低濃度で分散される。前記レーザアニーリング処理は前
記ゲート絶縁膜１０７の形成の前に実施することもでき
る。

【００２４】そののち、前記ゲート絶縁膜１０７の上方
に、ポリシリコンまたは金属のようなゲート電極を形成
する物質１０８ａを蒸着したのち、フォトエッチングし
て図３（ｂ）に示されるように所定のパターンを有する
ゲート電極１０８を形成する。

【００２５】前記ゲート電極１０８は隣接したソース１
０５ａとドレイン１０５ｂとのあいだに一定の間隙を維
持するように形成される。これにより、前記導電層１０
３は前記ゲート電極１０８と対向する部分がチャンネル
領域Ｉになり、前記ゲート電極１０８から外れているチ
ャンネル領域Ｉの両側端が低濃度ドーピング領域からな
るオフセット領域IIになり、漏洩電流が減少される薄膜
トランジスタが得られる。

【００２６】このように、本発明では、従来のオフセッ
ト領域を形成するために必要であった再結晶化−不純物
注入−活性化などの別個の工程を統合して、ドーピング
された非晶質シリコンを蒸着して、レーザアニーリング
処理する一度の工程で低濃度ドーピング領域からなるオ
フセット領域を形成することによって、工程数の短縮を
図ることができる。

【００２７】また、ゲート電極１０８のサイズをパター
ニングによって調節することにより、オフセット領域の
間隔を任意に調節することができる。さらに本発明によ
れば、導電層に段差を形成し、ドーピングされた不純物
の拡散程度を調節して拡散領域によるＬＤＤ構造を実現
することができる。

【００２８】すなわち、本発明の薄膜トランジスタは、
図４に示されるように前記導電層１０３として、その層
の厚さを、ソース１０５ａとドレイン１０５ｂと重なる
両側端の部分が他の部分よりもっと厚く形成して拡散を
防止することによって、前記重なる部分の上部がＬＤＤ
領域１０９になるように構成することもできる。

【００２９】前記導電層１０３の層の厚さ調節は、図２
（ｃ）に図示されたソース１０５ａとドレイン１０５ｂ
を形成する工程でオーバーエッチングを経て具現され
る。

【００３０】オーバーエッチングは、前記導電層１０３
の外部に露出された部分だけ行なって、結果的に５に示
されるように前記導電層１０３の露出された部分がその
両側端の重なる部分に比べて薄い厚さに形成される。

【００３１】このように、導電層１０３の層厚さを局部
的に違うようにすると、薄い部分はレーザアニーリング
工程で拡散ができない特性をもつようになる。

【００３２】それをより詳細に説明すると、図３（ａ）
に図示されるように、ゲート絶縁膜１０７が被覆された
のちに行なわれるレーザアニーリング工程で前記導電層
１０３のソース１０５ａとドレイン１０５ｂに重なる両
側端の部分が他の部分に比べて相対的に厚くなっている
ことによって、レーザアニーリング時の拡散過程でグレ
イン（grain）が側面方向だけに進行するようになっ
て、そのため前記導電層１０３の両側端の重なり部分
が、図４に図示されるように局部的なＬＤＤ領域１０９
になっている薄膜トランジスタを得ることができる。

【００３３】

【発明の効果】以上、説明したように本発明はつぎの効
果を奏し得る。

【００３４】本発明は、高濃度でドーピングされた非晶
質シリコン層を蒸着してソースおよびドレインを形成し
たのち、レーザアニーリングを経て再結晶化および分散
させるから、従来の再結晶化、イオンドーピングおよび
活性化工程を同一工程ですることができる。またゲート
電極のパターニングにより、オフセット領域がともに形
成されるので、工程数を大幅に減らすことができ、前記
ゲート電極のパターニングを経てオフセット領域の間隔
を容易に調節することができる。

【００３５】そして導電層の両側端の一部がソースとド
レインに重なる構造であるので、工程を追加せずにマス
キング作業を省くことができるので素子の信頼性が保障
される。また一括工程で前記導電層とソースおよびドレ
インとの重なる部分以外の露出面の厚さをオーバーエッ
チングして、導電層にＬＤＤ領域を形成することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかわる薄膜トラ
ンジスタの断面図である。

【図２】本発明の第１の実施の形態にかかわる薄膜トラ
ンジスタの製造方法を示す断面図である。

【図３】本発明の第１の実施の形態にかかわる薄膜トラ
ンジスタの製造方法を示す断面図である。

【図４】本発明の他の実施の形態にかかわる薄膜トラン
ジスタの断面図である。

【図５】オーバーエッチングにより図４に示される薄膜
トランジスタを製造する工程を説明する断面図である。

【図６】従来の薄膜トランジスタの一例を示す断面図で
ある。

【図７】従来の薄膜トランジスタの他の例を示す断面図
である。

【符号の説明】

１０１ 基板 １０２ 絶縁層 １０３ 導電層 １０５ａ ソース １０５ｂ ドレイン １０７ ゲート絶縁膜 １０８ ゲート電極 Ｉ チャンネル領域 II オフセット領域

Claims (7)

【特許請求の範囲】
1. 【請求項１】 上面に絶縁層が形成される基板と、前記
   絶縁層の上面の両端に形成されるソースおよびドレイン
   と、前記ソースおよびドレインとのあいだに形成され、
   そのソースおよびドレインと重なる部分を有する導電層
   と、前記導電層、ソースおよびドレインの上面に蒸着さ
   れるゲート絶縁膜と、前記ゲート絶縁膜の上面に形成さ
   れるゲート電極とからなり、前記導電層が、前記ゲート
   電極と対応するチャンネル領域およびこのチャンネル領
   域の両側端に形成され、低濃度ドーピング領域からなる
   オフセット領域を備えてなることを特徴とする薄膜トラ
   ンジスタ。
2. 【請求項２】 前記導電層のソースおよびドレインと重
   なる部分が、その他の部分より厚く形成され、その上部
   が低濃度ドーピング領域にされてなる請求項１記載の薄
   膜トランジスタ。
3. 【請求項３】 前記ソースおよびドレインが、不純物が
   高濃度でドーピングされた非晶質シリコンで形成されて
   なる請求項１または２記載の薄膜トランジスタ。
4. 【請求項４】 前記導電層が非晶質シリコンで形成され
   てなる請求項１または２記載の薄膜トランジスタ。
5. 【請求項５】 基板上に絶縁層を形成する工程と、前記
   絶縁層の上面に導電層を形成する工程と、前記絶縁層お
   よび導電層の上面に不純物が高濃度でドーピングされた
   非晶質シリコンを蒸着し、フォトエッチングして前記導
   電層の両端と重なるようにソースおよびドレインを形成
   する工程と、前記導電層、ソースおよびドレインをレー
   ザアニーリングして前記ソースおよびドレインにドーピ
   ングされた不純物を再結晶化する工程と、前記導電層、
   ソースおよびドレインの上面にゲート絶縁膜を介してゲ
   ート電極を形成して前記導電層をチャンネル領域および
   その両側端に、低濃度ドーピング領域からなるオフセッ
   ト領域に形成する工程とからなる薄膜トランジスタの製
   造方法。
6. 【請求項６】 前記ソースおよびドレインを形成する工
   程において、前記ソースおよびドレインと重ならない導
   電層の部分をオーバーエッチングする請求項５記載の薄
   膜トランジスタの製造方法。
7. 【請求項７】 基板上に絶縁層を形成する工程と、前記
   絶縁層の上面に導電層を形成する工程と、前記絶縁層お
   よび導電層の上面に不純物が高濃度でドーピングされた
   非晶質シリコンを蒸着し、フォトエッチングして前記導
   電層の両端と重なるようにソースおよびドレインを形成
   する工程と、前記導電層とソースおよびドレインの上面
   にゲート絶縁膜を形成する工程と、前記導電層、ソース
   およびドレインをレーザアニーリングして前記ソースお
   よびドレインにドーピングされた不純物を再結晶化する
   工程と、ゲート電極を形成して前記導電層をチャンネル
   領域およびその両側端に、低濃度ドーピング領域からな
   るオフセット領域に形成する工程とからなる薄膜トラン
   ジスタの製造方法。