KR101774478B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 박막 트랜지스터는 기판, 상기 기판 위에 형성되어 있는 게이트 전극, 상기 게이트 전극을 덮고 있는 게이트 절연막, 상기 게이트 절연막 위에 상기 게이트 전극과 대응하는 위치에 형성되어 있는 반도체층, 상기 반도체층 및 상기 게이트 절연막을 덮고 있으며 상기 반도체층의 일부를 노출하는 소스 접촉구 및 드레인 접촉구를 가지는 보호층, 상기 보호층 위에 형성되어 있으며 상기 소스 접촉구 및 드레인 접촉구를 통해 각각 상기 반도체층과 연결되어 있는 소스 전극 및 드레인 전극을 포함하고, 상기 반도체층은 상기 보호층의 소스 접촉구의 일부에 대응하는 부분에 소스 오프셋 홈을 가질 수 있다. 따라서, 본 발명에 따른 박막 트랜지스터는 소스 영역과 채널 영역 사이에 형성된 소스 오프셋 홈과 드레인 영역과 채널 영역 사이에 형성된 드레인 오프셋 홈은 각각 소스 오프셋 영역 및 드레인 오프셋 영역으로 작용하여 박막 트랜지스터가 오프 상태인 경우 반도체층의 전자 이동 경로를 차단하여 누설 전류를 방지한다.

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터(Thin Film Transistor)는 게이트 전극, 게이트 전극 상부에 형성되며 게이트 절연막에 의해 게이트 전극과 전기적으로 절연되는 반도체층, 반도체층과 접촉하고 있는 소스 전극 및 드레인 전극으로 이루어진다.
이러한 박막 트랜지스터의 게이트 절연막은 금속이나 도펀트 등으로 오염되어 누설 전류 또는 오프 전류(Ioff, Off Current)가 발생하기 쉽다. 누설 전류란 박막 트랜지스터가 오프 상태일 때는 반도체층으로 전자가 이동하지 않아 전류가 흐를 수 없으나, 실제로는 반도체층을 지나는 전자가 존재하게 되어 전류가 흐르는 것을 말한다.
이를 방지하기 위해 반도체층에 게이트 전극과 소스 전극 및 드레인 전극이 중첩하지 않는 오프셋 영역을 형성한다.
그러나, 이러한 오프셋 영역에 의해 온 전류(Ion, On Current)가 작아지며, 정렬 오차가 발생하는 경우 게이트 전극과 소스 전극 및 드레인 전극이 중첩되어 오프셋 영역이 형성되지 않을 수 있어 박막 트랜지스터의 특성에 문제가 발생할 수 있다.
본 발명은 전술한 배경 기술의 문제점을 해결하기 위한 것으로서, 오프셋 영역의 형성이 용이한 박막 트랜지스터 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 형성되어 있는 게이트 전극, 상기 게이트 전극을 덮고 있는 게이트 절연막, 상기 게이트 절연막 위에 상기 게이트 전극과 대응하는 위치에 형성되어 있는 반도체층, 상기 반도체층 및 상기 게이트 절연막을 덮고 있으며 상기 반도체층의 일부를 노출하는 소스 접촉구 및 드레인 접촉구를 가지는 보호층, 상기 보호층 위에 형성되어 있으며 상기 소스 접촉구 및 드레인 접촉구를 통해 각각 상기 반도체층과 연결되어 있는 소스 전극 및 드레인 전극을 포함하고, 상기 반도체층은 상기 보호층의 소스 접촉구의 일부에 대응하는 부분에 소스 오프셋 홈을 가질 수 있다.
상기 반도체층은 상기 소스 전극과 접촉하고 있는 소스 영역, 상기 드레인 전극과 접촉하고 있는 드레인 영역, 상기 소스 영역 및 드레인 영역 사이에 위치하는 채널 영역을 포함하고, 상기 소스 오프셋 홈은 상기 소스 영역과 상기 채널 영역을 분리할 수 있다.
상기 반도체층은 비정질 실리콘, 폴리 실리콘, 산화물 반도체, 마이크로크리스탈 실리콘, 레이저 결정화 실리콘 중에서 선택된 어느 하나를 포함할 수 있다.
상기 소스 접촉구는 상기 반도체층의 상기 소스 영역 및 소스 오프셋 홈을 노출할 수 있다.
상기 소스 전극은 상기 소스 접촉구의 일부를 덮을 수 있고, 상기 드레인 전극은 상기 드레인 접촉구를 덮을 수 있다.
상기 소스 오프셋 홈의 폭은 1㎛ 내지 10㎛일 수 있다.
상기 반도체층은 상기 보호층의 드레인 접촉구에 대응하는 부분에 드레인 오프셋 홈을 더 가질 수 있고, 상기 드레인 오프셋 홈은 상기 드레인 영역과 상기 채널 영역을 분리할 수 있고, 상기 드레인 접촉구는 상기 반도체층의 상기 드레인 영역 및 드레인 오프셋홈을 노출할 수 있다.
이 때, 상기 드레인 전극은 상기 드레인 접촉구의 일부를 덮을 수 있고, 상기 드레인 오프셋 홈의 폭은 1㎛ 내지 10㎛일 수 있다.
또한, 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법은 기판 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 게이트 절연막 및 반도체층 위에 상기 반도체층을 노출하는 소스 접촉구 및 드레인 접촉구를 가지는 보호층을 형성하는 단계, 상기 보호층 위에 상기 소스 접촉구 및 드레인 접촉구를 통해 상기 반도체층과 각각 연결되는 소스 전극 및 드레인 전극을 형성하는 단계, 상기 소스 접촉구를 통해 노출된 반도체층을 식각하여 소스 오프셋 홈을 형성하는 단계를 포함할 수 있다.
상기 소스 전극은 상기 소스 접촉구의 일부를 덮을 수 있고, 상기 소스 오프셋 홈은 상기 반도체층의 소스 영역과 채널 영역을 분리할 수 있다.
상기 오프셋 홈을 형성하는 단계에서 상기 드레인 접촉구를 통해 노출된 반도체층을 식각하여 드레인 오프셋 홈을 형성할 수 있고, 상기 드레인 전극은 상기 드레인 접촉구의 일부를 덮을 수 있다. 상기 드레인 오프셋 홈은 상기 반도체층의 드레인 영역과 채널 영역을 분리할 수 있다.
또한, 본 발명의 다른 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 형성되어 있는 적어도 하나 이상의 게이트 전극, 상기 적어도 하나 이상의 게이트 전극을 덮고 있는 게이트 절연막, 상기 게이트 절연막 위에 상기 하나의 게이트 전극과 대응하는 위치에 형성되어 있으며 서로 이격되어 있는 복수개의 반도체층, 상기 복수개의 반도체층 및 상기 게이트 절연막을 덮고 있으며 상기 복수개의 반도체층의 일부를 노출하는 복수개의 소스 접촉구 및 복수개의 드레인 접촉구를 가지는 보호층, 상기 보호층 위에 형성되어 있으며 상기 복수개의 소스 접촉구 및 복수개의드레인 접촉구를 통해 각각 상기 복수개의 반도체층과 연결되어 있는 복수개의 소스 전극 및 복수개의 드레인 전극을 포함하고, 상기 복수개의 반도체층은 상기 보호층의 복수개의 소스 접촉구 및 드레인 접촉구에 대응하는 부분에 각각 복수개의 소스 오프셋 홈 및 드레인 오프셋 홈을 가질 수 있다.
상기 복수개의 소스 전극은 서로 연결되어 있고, 상기 복수개의 드레인 전극은 서로 연결될 수 있다.
상기 적어도 하나 이상의 게이트 전극은 게이트선을 통해 서로 연결되어 있을 수 있다.
상기 반도체층은 상기 소스 전극과 접촉하고 있는 소스 영역, 상기 드레인 전극과 접촉하고 있는 드레인 영역, 상기 소스 영역 및 드레인 영역 사이에 위치하는 채널 영역을 포함하고, 상기 소스 오프셋 홈은 상기 소스 영역과 상기 채널 영역을 분리하고, 상기 드레인 오프셋 홈은 상기 드레인 영역과 상기 채널 영역을 분리할 수 있다.
상기 소스 접촉구는 상기 반도체층의 상기 소스 영역 및 소스 오프셋 홈을 노출하고, 상기 드레인 접촉구는 상기 반도체층의 상기 드레인 영역 및 드레인 오프셋홈을 노출할 수 있다.
상기 소스 전극은 상기 소스 접촉구의 일부를 덮고, 상기 드레인 전극은 상기 드레인 접촉구의 일부를 덮을 수 있다.
본 발명에 따르면, 소스 영역과 채널 영역 사이에 형성된 소스 오프셋 홈과 드레인 영역과 채널 영역 사이에 형성된 드레인 오프셋 홈은 각각 소스 오프셋 영역 및 드레인 오프셋 영역으로 작용하여 박막 트랜지스터가 오프 상태인 경우 반도체층의 전자 이동 경로를 차단하여 누설 전류를 방지한다.
또한, 소스 전극 및 드레인 전극 형성 시 노출된 반도체층을 식각하여 소스 오프셋 홈 및 드레인 오프셋 홈을 형성함으로써 누설 전류의 발생을 억제하는 소스 오프셋 영역 및 드레인 오프셋 영역을 단순한 제조 공정으로 제조할 수 있다.
또한, 적어도 하나 이상의 게이트 전극 위에 복수개의 반도체층, 복수개의 소스 전극 및 복수개의 드레인 전극을 형성함으로써 온 전류를 증폭하여 소스 오프셋 홈 및 드레인 오프셋 홈에 의한 온 전류의 감소 현상을 방지할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 배치도이다.
도 2는 도 1의 박막 트랜지스터를 II-II 선을 따라 잘라 도시한 단면도이다.
도 3은 도 1의 박막 트랜지스터의 전기적 특성을 측정한 그래프이다.
도 4는 도 1의 박막 트랜지스터를 제조하는 단계 중 소스 전극 및 드레인 전극을 형성한 단계를 도시한 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 배치도이다.
도 6은 도 5의 박막 트랜지스터를 VI-VI 선을 따라 잘라 도시한 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 박막 트랜지스터의 배치도이다.
도 8은 본 발명의 제4 실시예에 따른 박막 트랜지스터의 배치도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시예에서 설명하고, 그 외의 실시예에서는 제1 실시예와 다른 구성에 대해서만 설명하기로 한다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
그러면 도 1 및 2를 참고로 하여 본 발명의 제1 실시예에 따른 박막 트랜지스터에 대하여 상세하게 설명한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 배치도이고, 도 2는 도 1의 박막 트랜지스터를 II-II 선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 박막 트랜지스터는 투명한 유리 또는 플라스틱 따위로 만들어진 기판(110) 위에 게이트 전극(124)이 형성되어 있다. 게이트 전극(124)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있는 게이트선(121)에 연결되어 있다.
게이트 전극(124) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(140)이 형성되어 있다. 이러한 게이트 절연막(140)은 게이트 전극(124)을 덮어 절연시키고 있다.
게이트 절연막(140) 위에는 반도체층(154)이 형성되어 있으며, 반도체층(154)은 게이트 전극(124)과 중첩하고 있다. 이러한 반도체층(154)은 비정질 실리콘(amorphous silicon, a-Si), 폴리 실리콘(poly-Si), 산화물 반도체, 마이크로크리스탈 실리콘(microcrystal silicon), 레이저 결정화 실리콘 중에서 선택된 어느 하나를 포함할 수 있다.
반도체층(154)은 소스 영역(151), 드레인 영역(153), 소스 영역(151) 및 드레인 영역(153) 사이에 위치하는 채널 영역(152)을 포함하며, 소스 영역(151)과 채널 영역(152) 사이에는 소스 오프셋 홈(d1)이 형성되어 있어 소스 영역(151)과 채널 영역(152)을 분리하고 있고, 드레인 영역(153)과 채널 영역(152) 사이에는 드레인 오프셋 홈(d2)이 형성되어 있어 드레인 영역(153)과 채널 영역(152)을 분리하고 있다. 이와 같이, 소스 영역(151)과 채널 영역(152) 사이에 소스 오프셋 홈(d1)을 형성하고, 드레인 영역(153)과 채널 영역(152) 사이에 드레인 오프셋 홈(d2)을 형성함으로써 누설 전류를 방지하는 소스 오프셋 영역 및 드레인 오프셋 영역을 형성한다. 이러한 소스 오프셋 홈(d1) 및 드레인 오프셋 홈(d2)은 박막 트랜지스터가 오프 상태인 경우 반도체층(154)의 전자 이동 경로를 차단하여 누설 전류가 발생하는 것을 방지할 수 있다.
소스 오프셋 홈(d1)의 폭은 1㎛ 내지 10㎛일 수 있고, 드레인 오프셋 홈(d2)의 폭은 1㎛ 내지 10㎛일 수 있다. 소스 오프셋 홈(d1)의 폭 및 드레인 오프셋 홈(d2)의 폭이 1㎛보다 작을 경우에는 누설 전류가 발생하기 쉽고, 소스 오프셋 홈(d1)의 폭 및 드레인 오프셋 홈(d2)의 폭이 10㎛보다 클 경우에는 온 전류(Ion)가 작아질 수 있다.
반도체층(154) 및 게이트 절연막(140) 위에는 질화규소 또는 산화규소 따위로 만들어지는 보호층(160)이 형성되어 있다. 보호층(160)은 반도체층(154)의 소스 영역(151) 및 소스 오프셋 홈(d1)을 노출하는 소스 접촉구(161)와 반도체층(154)의 드레인 영역(153) 및 드레인 오프셋 홈(d2)을 노출하는 드레인 접촉구(162)를 가진다. 이러한 보호층(160)은 소스 전극(173)과 드레인 전극(175)을 형성하기 위해 도전층을 패터닝하는 과정에서 식각 정지층(etch stop layer)으로 이용되어 반도체층(154)의 채널 영역(152)을 보호한다.
보호층(160) 위에는 소스 접촉구(161)를 통해 반도체층(154)의 소스 영역(151)과 접촉하는 소스 전극(173)과 드레인 접촉구(162)를 통해 반도체층(154)의 드레인 영역(153)과 접촉하는 드레인 전극(175)이 형성되어 있다. 드레인 전극(175)은 게이트 전극(124)을 중심으로 소스 전극(173)과 마주 본다. 소스 전극(173)은 소스 접촉구(161)를 모두 덮지 않고 소스 접촉구(161)를 통해 노출된 반도체층(154)의 소스 영역(151)만 덮고 있으며, 드레인 전극(175)은 드레인 접촉구(162)를 모두 덮지 않고 드레인 접촉구(162)를 통해 노출된 반도체층(154)의 드레인 영역(153)만 덮고 있다. 따라서, 반도체층(154)의 소스 오프셋 홈(d1)은 소스 접촉구(161)의 일부를 통해 모두 노출되어 있고, 반도체층(154)의 드레인 오프셋 홈(d2)은 드레인 접촉구(162)의 일부를 통해 모두 노출되어 있다.
도 3은 도 1의 박막 트랜지스터의 전기적 특성을 측정한 그래프이다. 도 3에는 박막 트랜지스터의 게이트 전압(Gate Voltage; Vg)에 따른 드레인 전류(Drain Current; Id)의 변화가 도시되어 있다.
도 3에 도시한 바와 같이, 반도체층(154)에 소스 오프셋 홈(d1) 또는 드레인 오프셋 홈(d2)이 형성되지 않은 종래의 박막 트랜지스터의 경우, 누설 전류는 약 5 X 10-13 A이다. 그러나, 반도체층(154)에 형성된 소스 오프셋 홈(d1) 또는 드레인 오프셋 홈(d2)의 폭이 1㎛에서 4㎛로 증가할수록 누설 전류는 5 X 10-13 A 보다 작아짐을 알 수 있다.
이와 같이, 소스 영역(151)과 채널 영역(152) 사이에 형성된 소스 오프셋 홈(d1)과 드레인 영역(153)과 채널 영역(152) 사이에 형성된 드레인 오프셋 홈(d2)은 각각 소스 오프셋 영역 및 드레인 오프셋 영역으로 작용하여 박막 트랜지스터가 오프 상태인 경우 반도체층(154)의 전자 이동 경로를 차단하여 누설 전류를 방지한다.
다음으로, 도 1 및 도 2에 도시한 박막 트랜지스터를 본 발명의 일 실시예에 따라 제조하는 방법에 대하여 도 2 및 도 4를 참조하여 상세하게 설명한다.
도 4는 도 1의 박막 트랜지스터를 제조하는 단계 중 소스 전극 및 드레인 전극을 형성한 단계를 도시한 단면도이다.
우선, 도 4에 도시한 바와 같이, 기판(110) 위에 도전층을 형성하고 이를 패터닝하여 게이트 전극(124)을 형성한다. 그리고, 기판(100) 및 게이트 전극(124) 위에 질화규소 또는 산화규소 등으로 게이트 절연막(140)을 형성한다. 그리고, 게이트 절연막(140) 위에 반도체층(154)을 형성한다. 반도체층(154)은 게이트 전극(124)과 중첩하여 형성된다. 그리고, 게이트 절연막(140) 및 반도체층(154) 위에 질화규소 또는 산화규소 등으로 보호층(160)을 형성한다. 그리고, 보호층(160)을 패터닝하여 반도체층(154)을 노출하는 소스 접촉구(161) 및 드레인 접촉구(162)를 형성한다. 소스 접촉구(161)는 반도체층(154)의 소스 영역(151)을 노출하며, 드레인 접촉구(162)는 반도체층(154)의 드레인 영역(153)을 노출한다. 그리고, 보호층(160) 위에 소스 접촉구(161) 및 드레인 접촉구(162)를 통해 반도체층(154)과 각각 연결되는 소스 전극(173) 및 드레인 전극(175)을 형성한다. 이 때, 소스 전극(173)은 소스 접촉구(161)의 일부를 덮으며, 드레인 전극(175)은 드레인 접촉구(162)의 일부를 덮는다. 따라서, 소스 접촉구(161)를 통해 노출된 반도체층(154)의 일부가 소스 전극(173)에 의해 덮여지며, 드레인 접촉구(162)를 통해 노출된 반도체층(154)의 일부가 드레인 전극(175)에 의해 덮여진다.
다음으로, 도 2에 도시한 바와 같이, 소스 접촉구(161)를 통해 노출된 반도체층(154) 중 소스 전극(173)에 의해 덮여지지 않은 부분을 식각하여 소스 오프셋 홈(d1)을 형성하고, 동시에 드레인 접촉구(162)를 통해 노출된 반도체층(154) 중 드레인 전극(175)에 의해 덮여지지 않은 부분을 식각하여 드레인 오프셋 홈(d2)을 형성한다.
이와 같이, 소스 전극(173) 및 드레인 전극(175) 형성 시 노출된 반도체층(154)을 식각하여 소스 오프셋 홈(d1) 및 드레인 오프셋 홈(d2)을 형성함으로써 누설 전류의 발생을 억제하는 소스 오프셋 영역 및 드레인 오프셋 영역을 단순한 제조 공정으로 제조할 수 있다.
한편, 상기 제1 실시예에서는 소스 오프셋 영역 및 드레인 오프셋 영역을 모두 형성하였으나, 소스 오프셋 영역 만을 형성하여 누설 전류를 차단하는 동시에 온 전류를 향상시킬 수 있다.
이하에서, 도 5 및 도 6을 참조하여, 본 발명의 제2 실시예에 따른 박막 트랜지스터에 대해 상세히 설명한다.
도 5는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 배치도이고, 도 6은 도 5의 박막 트랜지스터를 VI-VI 선을 따라 잘라 도시한 단면도이다.
제2 실시예는 도 1 내지 4에 도시된 제1 실시예와 비교하여 소스 오프셋 영역 만을 형성한 것만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 5 및 도 6에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 박막 트랜지스터는 게이트 절연막(140) 위에 반도체층(154)이 형성되어 있다. 반도체층(154)은 소스 영역(151), 드레인 영역(153), 소스 영역(151) 및 드레인 영역(153) 사이에 위치하는 채널 영역(152)을 포함하며, 소스 영역(151)과 채널 영역(152) 사이에는 소스 오프셋 홈(d1)이 형성되어 있어 소스 영역(151)과 채널 영역(152)을 분리하고 있다. 이와 같이, 소스 영역(151)과 채널 영역(152) 사이에 소스 오프셋 홈(d1)을 형성함으로써 누설 전류를 방지하는 소스 오프셋 영역을 형성한다. 이러한 소스 오프셋 홈(d1)은 박막 트랜지스터가 오프 상태인 경우 반도체층(154)의 전자 이동 경로를 차단하여 누설 전류가 발생하는 것을 방지할 수 있다. 또한, 상기 제1 실시예과 비교하여 저항 역할을 하는 드레인 오프셋 홈(d2)이 없으므로 온 전류를 향상시킬 수 있다.
소스 오프셋 홈(d1)의 폭은 1㎛ 내지 10㎛일 수 있다. 소스 오프셋 홈(d1)의 폭이 1㎛보다 작을 경우에는 누설 전류가 발생하기 쉽고, 소스 오프셋 홈(d1)의 폭이 10㎛보다 클 경우에는 온 전류(Ion)가 작아질 수 있다.
반도체층(154) 및 게이트 절연막(140) 위에는 질화규소 또는 산화규소 따위로 만들어지는 보호층(160)이 형성되어 있다. 보호층(160)은 반도체층(154)의 소스 영역(151) 및 소스 오프셋 홈(d1)을 노출하는 소스 접촉구(161)와 반도체층(154)의 드레인 영역(153)을 노출하는 드레인 접촉구(162)를 가진다. 보호층(160) 위에는 소스 접촉구(161)를 통해 반도체층(154)의 소스 영역(151)과 접촉하는 소스 전극(173)과 드레인 접촉구(162)를 통해 반도체층(154)의 드레인 영역(153)과 접촉하는 드레인 전극(175)이 형성되어 있다. 소스 전극(173)은 소스 접촉구(161)를 모두 덮지 않고 소스 접촉구(161)를 통해 노출된 반도체층(154)의 소스 영역(151)만 덮고 있으며, 드레인 전극(175)은 드레인 접촉구(162)를 모두 덮고 있어 반도체층(154)의 드레인 영역(153)은 외부로 노출되지 않는다.
따라서, 반도체층(154)의 소스 오프셋 홈(d1)은 소스 접촉구(161)의 일부를 통해 모두 노출되어 있다.
한편, 상기 제1 실시예에서는 하나의 게이트 전극(124) 위에 하나의 반도체층(154), 소스 전극(173) 및 드레인 전극(175)을 형성하였으나, 하나의 게이트 전극(124) 위에 복수개의 반도체층(154), 복수개의 소스 전극(173) 및 복수개의 드레인 전극(175)을 형성하여 소스 오프셋 홈(d1) 및 드레인 오프셋 홈(d2)에 의한 온 전류의 감소 현상을 방지하여 온 전류를 증폭할 수 있다. 이하에서, 도 7을 참조하여, 본 발명의 제3 실시예에 따른 박막 트랜지스터에 대해 상세히 설명한다.
도 7은 본 발명의 제3 실시예에 따른 박막 트랜지스터의 배치도이다.
제3 실시예는 도 1 내지 4에 도시된 제1 실시예와 비교하여 하나의 게이트 전극(124) 위에 복수개의 반도체층(154), 복수개의 소스 전극(173) 및 복수개의 드레인 전극(175)을 형성한 것만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 7에 도시한 바와 같이, 본 발명의 제3 실시예에 따른 박막 트랜지스터는 기판(110) 위에 하나의 게이트 전극(124)이 형성되어 있고, 게이트 전극(124) 위에는 복수개의 반도체층(154)이 형성되어 있으며, 복수개의 반도체층(154)은 모두 게이트 전극(124)과 중첩하고 있다. 본 발명의 제3 실시예에서는 3개의 반도체층을 도시하여 설명하고 있으나, 3개 이상의 반도체층도 가능하다. 복수개의 반도체층(154)은 서로 이격되어 있는 제1 반도체층(154a), 제2 반도체층(154b) 및 제3 반도체층(154c)을 포함한다.
제1 반도체층(154a), 제2 반도체층(154b), 제3 반도체층(154c) 및 게이트 절연막(140) 위에는 보호층(160)이 형성되어 있다. 보호층(160)은 복수개의 반도체층(154)의 소스 영역(151) 및 소스 오프셋 홈(d1)을 노출하는 복수개의 소스 접촉구(161)와 복수개의 반도체층(154)의 드레인 영역(153) 및 드레인 오프셋 홈(d2)을 노출하는 복수개의 드레인 접촉구(162)를 가진다. 이를 구체적으로 설명하면, 보호층(160)은 제1 반도체층(154a)의 소스 영역(151) 및 소스 오프셋 홈(d1)을 노출하는 제1 소스 접촉구(161a)와 제1 반도체층(154a)의 드레인 영역(153) 및 드레인 오프셋 홈(d2)을 노출하는 제1 드레인 접촉구(162a)를 가진다. 그리고, 보호층(160)은 제2 반도체층(154b)의 소스 영역(151) 및 소스 오프셋 홈(d1)을 노출하는 제2 소스 접촉구(161b)와 제2 반도체층(154b)의 드레인 영역(153) 및 드레인 오프셋 홈(d2)을 노출하는 제2 드레인 접촉구(162b)를 가진다. 그리고, 보호층(160)은 제3 반도체층(154c)의 소스 영역(151) 및 소스 오프셋 홈(d1)을 노출하는 제3 소스 접촉구(161c)와 제3 반도체층(154c)의 드레인 영역(153) 및 드레인 오프셋 홈(d2)을 노출하는 제3 드레인 접촉구(162c)를 가진다.
보호층(160) 위에는 복수개의 소스 접촉구(161)를 통해 복수개의 반도체층(154)의 소스 영역(151)과 접촉하는 복수개의 소스 전극(173)과 복수개의 드레인 접촉구(162)를 통해 복수개의 반도체층(154)의 드레인 영역(153)과 접촉하는 복수개의 드레인 전극(175)이 형성되어 있다. 이를 구체적으로 설명하면, 제1 소스 접촉구(161a)를 통해 제1 반도체층(154)의 소스 영역(151)과 접촉하는 제1 소스 전극(173a)과 제1 드레인 접촉구(162a)를 통해 제1 반도체층(154a)의 드레인 영역(153)과 접촉하는 제1 드레인 전극(175a)이 형성되어 있고, 제2 소스 접촉구(161b)를 통해 제2 반도체층(154b)의 소스 영역(151)과 접촉하는 제2 소스 전극(173b)과 제2 드레인 접촉구(162b)를 통해 제2 반도체층(154b)의 드레인 영역(153)과 접촉하는 제2 드레인 전극(175b)이 형성되어 있고, 제3 소스 접촉구(161c)를 통해 제3 반도체층(154c)의 소스 영역(151)과 접촉하는 제3 소스 전극(173c)과 제3 드레인 접촉구(162c)를 통해 제3 반도체층(154c)의 드레인 영역(153)과 접촉하는 제3 드레인 전극(175c)이 형성되어 있다.
제1 소스 전극(173a), 제2 소스 전극(173b) 및 제3 소스 전극(173c)은 각각 제1 소스 접촉구(161a), 제2 소스 접촉구(161b) 및 제3 소스 접촉구(161c)를 모두 덮지 않고, 제1 소스 접촉구(161a), 제2 소스 접촉구(161b) 및 제3 소스 접촉구(161c)를 통해 각각 노출된 제1 반도체층(154a), 제2 반도체층(154b) 및 제3 반도체층(154c)의 소스 영역(151)만 덮고 있으며, 제1 드레인 전극(175a), 제2 드레인 전극(175b) 및 제3 드레인 전극(175c)은 각각 제1 드레인 접촉구(162a), 제2 드레인 접촉구(162b) 및 제3 드레인 접촉구(162c)를 모두 덮지 않고, 제1 드레인 접촉구(162a), 제2 드레인 접촉구(162b) 및 제3 드레인 접촉구(162c)를 통해 각각 노출된 제1 반도체층(154a), 제2 반도체층(154b) 및 제3 반도체층(154c)의 드레인 영역(153)만 덮고 있다. 따라서, 제1 내지 제3 반도체층(154a, 154b, 154c)의 소스 오프셋 홈(d1)은 제1 내지 제3 소스 접촉구(161a, 161b, 161c)의 일부를 통해 모두 노출되어 있고, 제1 내지 제3 반도체층(154a, 154b, 154c)의 드레인 오프셋 홈(d2)은 제1 내지 제3 드레인 접촉구(162a, 162b, 162c)의 일부를 통해 모두 노출되어 있다.
그리고, 제1 내지 제3 소스 전극(173a, 173b, 173c)은 서로 연결되어 있으며, 제1 내지 제3 드레인 전극(175a, 175b, 175c)은 서로 연결되어 있다. 따라서, 제1 내지 제3 반도체층(154a, 154b, 154c)의 채널 영역(152)을 따라 전자가 이동할 수 있으므로 온 전류는 증가된다.
한편, 상기 제3 실시예에서는 하나의 게이트 전극(124) 위에 복수개의 반도체층(154), 복수개의 소스 전극(173) 및 복수개의 드레인 전극(175)을 형성하였으나, 복수개의 게이트 전극(124) 위에 복수개의 반도체층(154), 복수개의 소스 전극(173) 및 복수개의 드레인 전극(175)을 형성함으로써 온 전류를 증폭하여 소스 오프셋 홈(d1) 및 드레인 오프셋 홈(d2)에 의한 온 전류의 감소 현상을 방지할 수 있다. 이하에서, 도 8을 참조하여, 본 발명의 제4 실시예에 따른 박막 트랜지스터에 대해 상세히 설명한다.
도 8은 본 발명의 제4 실시예에 따른 박막 트랜지스터의 배치도이다.
제4 실시예는 도 7에 도시된 제3 실시예와 비교하여 복수개의 게이트 전극(124) 위에 복수개의 반도체층(154), 복수개의 소스 전극(173) 및 복수개의 드레인 전극(175)을 형성한 것만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 8에 도시한 바와 같이, 본 발명의 제4 실시예에 따른 박막 트랜지스터는 기판(110) 위에 복수개의 게이트 전극(124)이 형성되어 있고, 복수개의 게이트 전극(124)은 게이트선(121)을 통해 서로 연결되어 있다. 본 발명의 제4 실시예에서는 4개의 게이트 전극을 도시하여 설명하고 있으나, 여기에 한정되지 않고 다양한 수의 게이트 전극도 가능하다. 복수개의 게이트 전극(124)은 제1 게이트 전극(124a), 제2 게이트 전극(124b), 제3 게이트 전극(124c) 및 제4 게이트 전극(124d)을 포함한다.
제1 게이트 전극(124a) 위에는 복수개의 반도체층(154a, 154b, 154c)이 형성되어 있으며, 복수개의 반도체층(154a, 154b, 154c)은 모두 제1 게이트 전극(124a)과 중첩하고 있다. 복수개의 반도체층(154a, 154b, 154c) 및 게이트 절연막(140) 위에는 보호층(160)이 형성되어 있다. 보호층(160)은 복수개의 반도체층(154a, 154b, 154c)의 소스 영역(151) 및 소스 오프셋 홈(d1)을 노출하는 복수개의 소스 접촉구(161a, 161b, 161c)와 복수개의 반도체층(154a, 154b, 154c)의 드레인 영역(153) 및 드레인 오프셋 홈(d2)을 노출하는 복수개의 드레인 접촉구(162a, 162b, 162c)를 가진다. 보호층(160) 위에는 복수개의 소스 접촉구(161a, 161b, 161c)를 통해 복수개의 반도체층(154a, 154b, 154c)의 소스 영역(151)과 접촉하는 복수개의 소스 전극(173a, 173b, 173c)과 복수개의 드레인 접촉구(162a, 162b, 162c)를 통해 복수개의 반도체층(154)의 드레인 영역(153)과 접촉하는 복수개의 드레인 전극(175a, 175b, 175c)이 형성되어 있다. 그리고, 복수개의 소스 전극(173)은 서로 연결되어 있으며, 복수개의 드레인 전극(175a, 175b, 175c)은 서로 연결되어 있다. 따라서, 복수개의 반도체층(154a, 154b, 154c)의 채널 영역(152)을 따라 전자가 이동할 수 있으므로 온 전류는 증가된다.
또한, 제2 게이트 전극(124b) 위에도 복수개의 반도체층(154a, 154b, 154c), 복수개의 소스 접촉구(161a, 161b, 161c), 복수개의 드레인 접촉구(162a, 162b, 162c), 복수개의 소스 전극(173a, 173b, 173c) 및 복수개의 드레인 전극(175a, 175b, 175c)이 각각 형성되어 있으며, 다만, 제2 게이트 전극(124b) 위에 형성된 소스 전극(173a, 173b, 173c) 및 드레인 전극(175a, 175b, 175c)은 제1 게이트 전극(124a) 위에 형성된 소스 전극(173a, 173b, 173c) 및 드레인 전극(175a, 175b, 175c)과 그 배치 위치가 반대되는 점이 다르다.
제1 게이트 전극(124a) 위에 형성된 복수개의 소스 전극(173a, 173b, 173c)은 제2 내지 제4 게이트 전극(124b, 124c, 124d) 위에 형성된 복수개의 소스 전극(173a, 173b, 173c)과 연결되어 있으며, 제1 게이트 전극(124a) 위에 형성된 복수개의 드레인 전극(175a, 175b, 175c)은 제2 내지 제4 게이트 전극(124b, 124c, 124d) 위에 형성된 복수개의 드레인 전극(175a, 175b, 175c)과 연결되어 있다. 따라서, 복수개의 반도체층(154)의 채널 영역(152)을 따라 전자가 이동할 수 있으므로 온 전류는 증가된다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
124: 게이트 전극 140: 게이트 절연막
154: 반도체층 160: 보호층
161: 소스 접촉구 162: 드레인 접촉구
173: 소스 전극 175: 드레인 전극
d1: 소스 오프셋 홈 d2: 드레인 오프셋 홈

Claims (24)

  1. 기판,
    상기 기판 위에 형성되어 있는 게이트 전극,
    상기 게이트 전극을 덮고 있는 게이트 절연막,
    상기 게이트 절연막 위에 상기 게이트 전극과 대응하는 위치에 형성되어 있는 반도체층,
    상기 반도체층 및 상기 게이트 절연막을 덮고 있으며 상기 반도체층과 중첩하는 소스 접촉구 및 드레인 접촉구를 가지는 보호층,
    상기 보호층 위에 형성되어 있으며 상기 소스 접촉구 및 드레인 접촉구를 통해 각각 상기 반도체층과 연결되어 있는 소스 전극 및 드레인 전극
    을 포함하고,
    상기 반도체층은 상기 보호층의 소스 접촉구에 대응하는 부분에 소스 오프셋 홈을 가지는 박막 트랜지스터.
  2. 제1항에서,
    상기 반도체층은 상기 소스 전극과 접촉하고 있는 소스 영역,
    상기 드레인 전극과 접촉하고 있는 드레인 영역,
    상기 소스 영역 및 드레인 영역 사이에 위치하는 채널 영역을 포함하고,
    상기 소스 오프셋 홈은 상기 소스 영역과 상기 채널 영역을 분리하는 박막 트랜지스터.
  3. 제2항에서,
    상기 반도체층은 비정질 실리콘, 폴리 실리콘, 산화물 반도체, 마이크로크리스탈 실리콘, 레이저 결정화 실리콘 중에서 선택된 어느 하나를 포함하는 박막 트랜지스터.
  4. 제3항에서,
    상기 소스 접촉구는 상기 반도체층의 상기 소스 영역 및 소스 오프셋 홈을 노출하는 박막 트랜지스터.
  5. 제4항에서,
    상기 소스 전극은 상기 소스 접촉구를 통해 노출된 상기 반도체층의 상기 소스 영역을 덮는 박막 트랜지스터.
  6. 제5항에서,
    상기 드레인 전극은 상기 드레인 접촉구를 통해 노출된 상기 반도체층의 상기 드레인 영역을 덮는 박막 트랜지스터.
  7. 제5항에서,
    상기 소스 오프셋 홈의 폭은 1㎛ 내지 10㎛인 박막 트랜지스터.
  8. 제5항에서,
    상기 반도체층은 상기 보호층의 드레인 접촉구에 대응하는 부분에 드레인 오프셋 홈을 더 가지는 박막 트랜지스터.
  9. 제8항에서,
    상기 드레인 오프셋 홈은 상기 드레인 영역과 상기 채널 영역을 분리하는 박막 트랜지스터.
  10. 제9항에서,
    상기 드레인 접촉구는 상기 반도체층의 상기 드레인 영역 및 드레인 오프셋홈을 노출하는 박막 트랜지스터.
  11. 제10항에서,
    상기 드레인 전극은 상기 드레인 접촉구를 통해 노출된 상기 반도체층의 상기 드레인 영역을 덮는 박막 트랜지스터.
  12. 제11항에서,
    상기 드레인 오프셋 홈의 폭은 1㎛ 내지 10㎛인 박막 트랜지스터.
  13. 기판 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 소스 영역, 드레인 영역 및 채널 영역을 포함하는 반도체층을 형성하는 단계,
    상기 게이트 절연막 및 반도체층 위에 상기 반도체층을 노출하는 소스 접촉구 및 드레인 접촉구를 가지는 보호층을 형성하는 단계,
    상기 보호층 위에 상기 소스 접촉구 및 드레인 접촉구를 통해 상기 반도체층과 각각 연결되는 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 소스 접촉구를 통해 노출된 반도체층을 식각하여 소스 오프셋 홈을 형성하는 단계
    를 포함하는 박막 트랜지스터의 제조 방법.
  14. 제13항에서,
    상기 소스 전극은 상기 소스 접촉구를 통해 노출된 상기 반도체층의 상기 소스 영역을 덮는 박막 트랜지스터의 제조 방법.
  15. 제14항에서,
    상기 소스 오프셋 홈은 상기 반도체층의 소스 영역과 채널 영역을 분리하는 박막 트랜지스터의 제조 방법.
  16. 제15항에서,
    상기 오프셋 홈을 형성하는 단계에서 상기 드레인 접촉구를 통해 노출된 반도체층을 식각하여 드레인 오프셋 홈을 형성하는 박막 트랜지스터의 제조 방법.
  17. 제16항에서,
    상기 드레인 전극은 상기 드레인 접촉구를 통해 노출된 상기 반도체층의 상기 드레인 영역을 덮는 박막 트랜지스터의 제조 방법.
  18. 제17항에서,
    상기 드레인 오프셋 홈은 상기 반도체층의 드레인 영역과 채널 영역을 분리하는 박막 트랜지스터의 제조 방법.
  19. 기판,
    상기 기판 위에 형성되어 있는 적어도 하나 이상의 게이트 전극,
    상기 적어도 하나 이상의 게이트 전극을 덮고 있는 게이트 절연막,
    상기 게이트 절연막 위에 상기 하나의 게이트 전극과 대응하는 위치에 형성되어 있으며 서로 이격되어 있는 복수개의 반도체층,
    상기 복수개의 반도체층 및 상기 게이트 절연막을 덮고 있으며 상기 복수개의 반도체층과 중첩하는 복수개의 소스 접촉구 및 복수개의 드레인 접촉구를 가지는 보호층,
    상기 보호층 위에 형성되어 있으며 상기 복수개의 소스 접촉구 및 복수개의드레인 접촉구를 통해 각각 상기 복수개의 반도체층과 연결되어 있는 복수개의 소스 전극 및 복수개의 드레인 전극
    을 포함하고,
    상기 복수개의 반도체층은 상기 보호층의 복수개의 소스 접촉구 및 드레인 접촉구에 대응하는 부분에 각각 복수개의 소스 오프셋 홈 및 드레인 오프셋 홈을 가지는 박막 트랜지스터.
  20. 제19항에서,
    상기 복수개의 소스 전극은 서로 연결되어 있고, 상기 복수개의 드레인 전극은 서로 연결되어 있는 박막 트랜지스터.
  21. 제20항에서,
    상기 적어도 하나 이상의 게이트 전극은 게이트선을 통해 서로 연결되어 있는 박막 트랜지스터.
  22. 제21항에서,
    상기 반도체층은 상기 소스 전극과 접촉하고 있는 소스 영역,
    상기 드레인 전극과 접촉하고 있는 드레인 영역,
    상기 소스 영역 및 드레인 영역 사이에 위치하는 채널 영역을 포함하고,
    상기 소스 오프셋 홈은 상기 소스 영역과 상기 채널 영역을 분리하고, 상기 드레인 오프셋 홈은 상기 드레인 영역과 상기 채널 영역을 분리하는 박막 트랜지스터.
  23. 제22항에서,
    상기 소스 접촉구는 상기 반도체층의 상기 소스 영역 및 소스 오프셋 홈을 노출하고, 상기 드레인 접촉구는 상기 반도체층의 상기 드레인 영역 및 드레인 오프셋홈을 노출하는 박막 트랜지스터.
  24. 제23항에서,
    상기 소스 전극은 상기 소스 접촉구를 통해 노출된 상기 반도체층의 소스 영역을 덮고, 상기 드레인 전극은 상기 드레인 접촉구를 통해 노출된 상기 반도체층의 드레인 영역을 덮는 박막 트랜지스터.
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