KR101182230B1 - 박막 트랜지스터 및 이의 제조 방법 - Google Patents

박막 트랜지스터 및 이의 제조 방법 Download PDF

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Abstract

박막 트랜지스터 및 이의 제조 방법에서, 박막 트랜지스터를 제조하기 위하여 게이트 전극이 형성된 기판 상부 전면에 게이트 절연막, 비정질 실리콘막 및 절연막을 순차적으로 형성한다. 절연막을 패터닝하여 식각 저지막을 형성한다. 비정질 실리콘막을 패터닝하여 반도체층을 형성한다.
저항성 접촉층, 반도체층, 식각 저지막, 식각, 마스크, 공정

Description

박막 트랜지스터 및 이의 제조 방법{Thin film transistor and method of manufacturing the same}
본 발명의 실시예들은 박막 트랜지스터 및 이의 제조 방법에 관한 것이다. 구체적으로, 스위칭 소자로 사용되는 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.
현재 능동형 평판 표시 장치의 품질을 저하시키지 않으면서도, 대면적, 저가격, 양산성 등 다양한 요구를 만족시킬 수 있는 박막 트랜지스터의 개발에 대한 많은 연구가 진행되고 있다.
박막 트랜지스터 중 식각 저지막형의 박막 트랜지스터는 게이트 전극 위에 게이트 절연층, 반도체층, 절연막인 식각 저지막, 저항성 접촉층, 소스/드레인 전극이 연속적으로 적층된 구조를 갖는다.
현재, 식각 저지막형의 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계와, 게이트 절연막을 형성하는 단계와, 반도체층을 증착하고 식각 공정을 거쳐 패터닝하는 단계와, 식각 저지막을 증착하고 식각 공정을 거쳐 패터닝하는 단계와, 저항성 접촉층과 소스/드레인 전극을 증착하고 식각 공정을 거쳐 패터닝하는 단계를 포함한다.
상기와 같은 제조 방법을 통해 식각 저지막형 박막 트랜지스터를 제조하는 경우, 게이트 절연막이 반도체층을 식각하는 공정과 식각 저지막을 식각하는 공정에 노출되어 게이트 절연막의 두께가 감소하는 문제가 있다. 또한, 두 번의 식각 공정에 노출된 게이트 절연막에 형성된 저항성 접촉층이 들뜨는 현상이 발생하는 문제점이 있다.
본 발명의 실시예들은 공정상의 불량을 개선할 수 있고, 제조 비용을 절감할 수 있고, 박막 트랜지스터의 안정성을 향상시킬 수 있는 박막 트랜지스터를 제공한다.
본 발명의 실시예들은 상기와 같은 박막 트랜지스터를 제조하는 방법을 제공한다.
본 발명의 실시예들에 따르면, 박막 트랜지스터 제조하기 위하여 게이트 전극이 형성된 기판 상부 전면에 게이트 절연막, 비정질 실리콘막 및 절연막을 순차적으로 증착한다. 이어서, 절연막을 패터닝하여 식각 저지막을 형성한다. 그리고 비정질 실리콘막을 패터닝하여 반도체층을 형성하는 단계를 포함한다.
또한, 본 발명의 실시예들에 따르면, 박막 트랜지스터는 기판 상에 형성되는 게이트 전극, 게이트 전극이 형성된 기판 상부 전면에 형성된 게이트 절연막, 게이트 전극과 중첩되도록, 게이트 절연막 상에 형성된 반도체층, 반도체층 상에 형성되는 식각 저지막, 반도체층 및 식각 저지막 상에 형성되는 저항성 접촉층 및 저항성 접촉층 상에 형성되는 소스/드레인 전극을 포함하고, 소스/드레인 전극, 저항성 접촉층 및 반도체층의 식각면이 동일하다.
본 발명의 실시예에 따르면, 게이트 절연막이 건식 식각에 노출되는 것을 줄일 수 있어, 게이트 절연막의 두께가 줄어드는 것을 방지할 수 있다.
또한, 저항성 접촉층이 게이트 절연막과 직접 접촉되지 않으므로, 저항성 접촉층과 게이트 절연막 사이에 발생하는 막 들뜸을 방지할 수 있다.
또한, 반도체층을 형성하기 위한 공정을 줄여, 제조 비용을 줄일 수 있으며, 제조 공정을 단순화할 수 있다.
또한, 박막 트랜지스터의 문턱 전압이 일정하게 유지되므로, 박막 트랜지스터의 신뢰성을 확보할 수 있다.
이하, 첨부된 도면들을 참조하여 박막 트랜지스터 및 이의 제조 방법의 실시예들을 설명한다. 여기서 i) 첨부된 도면들에 도시된 형상, 크기, 비율, 각도, 개수, 동작 등은 개략적인 것으로 다소 변경될 수 있다. ii) 도면은 관찰자의 시선으로 도시되기 때문에 도면을 설명하는 방향이나 위치는 관찰자의 위치에 따라 다양하게 변경될 수 있다. iii) 도면 번호가 다르더라도 동일한 부분에 대해서는 동일한 도면 부호가 사용될 수 있다. iv) '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. v) 단수로 설명되는 경우 다수로도 해석될 수 있다. vi) 수치, 형상, 크기의 비교, 위치 관계 등이 '약', '실질적' 등으로 설명되지 않아도 통상의 오차 범위가 포함되도록 해석 된다. vii) '~후', '~전', '이어서', '그리고', '여기서', '후속하여' 등의 용어가 사용되더라도 시간적 위치를 한정하는 의미로 사용되지는 않는다. viii) '제1', '제2' 등의 용어는 단순히 구분의 편의를 위해 선택적, 교환적 또는 반복적으로 사용되며 한정적 의미로 해석되지 않는다. ix) '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우 '바로'가 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 개재될 수도 있다. x)부분들이 '~또는'으로 연결되는 경우 부분들 단독뿐만 아니라 조합도 포함되게 해석되나 '~또는 ~중 하나'로 연결되는 경우 부분들 단독으로만 해석된다. xi) '비교 실험예'는 단순히 비교를 위해 사용된 것으로서 반드시 종래 기술을 의미하는 것은 아니며 본 발명의 보호범위에 속하는 기술과 같이 종래에 알려지지 않은 기술일 수 있다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터를 포함하는 평판표시장치의 일 예의 단위 화소를 나타낸 평면도이고, 도 2는 도 1의 박막 트랜지스터 영역을 확대하여 나타낸 평면도이고, 도 3은 도 1의 Ⅱ-Ⅱ'선을 따라 절취한 박막 트랜지스터의 단면도이다.
도 1 내지 도 3을 참조하면, 기판(10) 상에 일 방향으로 게이트 배선(20)과 게이트 배선(20)에서 연장된 게이트 전극(21)이 위치한다. 게이트 배선(20)과 수직하게 교차하는 데이터 배선(71a)과 데이터 배선(71a)에서 연장된 소스 전극(71)과 이와는 이격된 드레인 전극(73)이 위치한다. 여기서, 게이트 배선(20)과 데이터 배선(71a)이 교차하여 정의되는 영역을 화소 영역(P)이라 한다.
게이트 전극(21)과 소스 및 드레인 전극(71, 73) 사이에는 비정질 실리콘 또는 폴리 실리콘으로 이루어진 반도체층(41)과, 절연막인 식각 저지막(51: etch stopper), 도프트 비정질 실리콘으로 이루어진 저항성 접촉층(61)이 적층되어 구성된다.
여기서, 박막 트랜지스터는 게이트 전극(21), 반도체층(41), 식각 저지막(51), 저항성 접촉층(61)과 소스 및 드레인 전극(71, 73)을 포함한다.
도 2에 도시된 바와 같이, 평면으로 보아, 식각 저지막(51)의 상측 가장자리(51a)는 게이트 전극(21)의 상측 가장자리(21a)와 반도체층(41)의 상측 가장자리(41a)의 사이에 위치하고, 식각 저지막(51)의 상측 가장자리(21a)의 반대편에 위치하는 하측 가장자리(51b)는 게이트 전극(21)의 하측 가장자리(21b)와 반도체층(41)의 하측 가장자리(41b)의 사이에 위치한다.
예를 들어, 패턴 형성시의 오류로 인해 정렬이 제대로 되지 않을 수도 있으므로, 불량을 줄이기 위한 공정 여유도(margin)를 확보하기 위하여, 식각 저지막(51)의 상측 가장자리와 하측 가장자리(51a, 51b)는 반도체층(41)의 상측 가장자리와 하측 가장자리(41a, 41b)로부터 약 2μm 이상 이격되고, 게이트 전극(21)의 상측 가장자리와 하측 가장자리(21a, 21b)로부터 약 2μm 이상 이격되도록 위치할 수 있다.
마찬가지로, 공정 여유도를 확보하기 위하여, 식각 저지막(51)의 좌측 가장자리(51c)와 좌측 가장자리(51c)의 반대편에 위치하는 우측 가장자리(51d)는 게이트 전극(21)의 좌측 가장자리(21c) 및 우측 가장자리(21d)로부터 약 2μm 이상 이 격될 수 있다.
도 4a 내지 4e는 도 1 내지 3에서 설명된 박막 트랜지스터를 제조하는 방법을 설명하기 위한 공정 순서에 따른 단면도들이다. 이들 도면을 참조하여, 박막 트랜지스터 제조 방법을 설명한다.
도 4a를 참조하면, 기판(10) 상에 게이트 금속층(미도시)을 증착한다. 이어서, 상기 게이트 금속층을 패터닝하여 게이트 전극(21)을 형성한다.
구체적으로, 게이트 금속층을 스퍼터링(sputtering)과 같은 증착 방법을 통해 기판(10) 상에 형성한다. 여기서, 게이트 금속층은 알루미늄(Al), 크롬(Cr), 구리(Cu) 및 몰리브덴(Mo) 등과 같은 금속 또는 이들의 합금이 단일층으로 형성되거나, 이들의 조합으로 이루어진 다층 구조로 형성될 수 있다. 이어서, 제1 마스크를 이용한 포토피소그래피(photolithography) 공정과 식각 공정으로 게이트 금속층을 패터닝함으로써 게이트 전극(21)을 형성한다.
도 4b를 참조하면, 게이트 전극(21)이 형성된 기판(10) 상부 전면에 게이트 절연막(30), 비정질 실리콘막(40) 및 절연막(50)이 플라즈마 화학 증착법 등의 증착 방법을 통해 순차적으로 증착된다. 여기서, 게이트 절연막(30)은 질화 실리콘(SiNx), 산화 실리콘(SiOx) 등의 무기 절연 물질일 수 있고, 절연막(50) 역시 질화 실리콘(SiNx), 산화 실리콘(SiOx)일 수 있다.
도 4c를 참조하면, 절연막(50)을 패터닝하여 식각 저지막(51)을 형성한다. 이때, 게이트 절연막(30) 상부에는 비정질 실리콘막(40)이 형성되어 있다. 따라서 게이트 절연막(30)은 식각 저지막(51)을 형성하는 식각 공정에 의해 영향을 받지 않는다.
도 4d를 참조하면, 기판(10) 상부 전면에 도프트(doped) 비정질 실리콘층(60)을 증착하고, 도프트 비정질 실리콘층(60) 상부 전면에 소스/드레인 금속층(70)을 증착한다. 여기서, 소스/드레인 금속층(70)은 알루미늄(Al), 크롬(Cr), 구리(Cu) 및 몰리브덴(Mo) 등의 금속 또는 이들 합금의 단일층으로 형성되거나, 이들의 조합으로 이루어진 다층 구조일 수 있다.
도 4e를 참조하면, 소스/드레인 금속층(70), 도프트 비정질 실리콘층(60) 및 비정질 실리콘막(40)을 패터닝하여 각각 소스/드레인 전극(71, 73), 저항성 접촉층(61) 및 반도체층(41)으로 변화시킨다.
구체적으로, 단일의 포토레지스트와 같은 감광성 물질을 포함하는 마스크를 사용하는 습식 식각을 통해 소스/드레인 전극층(70)을 패터닝하여 소스/드레인 전극(71, 73)을 형성한다.
이어서, 소스/드레인 전극(71, 73)을 마스크로 하여, 도프트 비정질 실리콘층(60)과 비정질 실리콘막(40)을 동시에 건식 식각함으로써, 저항성 접촉층(61)과 반도체층(41)을 형성한다.
소스/드레인 전극(71, 73)의 전 영역이 반도체층(41) 상에 위치하며, 저항성 접촉층(61) 및 소스/드레인 전극(71, 73)은 게이트 절연막(30)과 이격한다. 즉, 저항성 접촉층(61) 및 소스/드레인 전극(71, 73)은 게이트 절연막(30)과 직접 접촉하지 않는다. 여기서 저항성 접촉층(61)은 소스/드레인 전극(71, 73)과 반도체층(41) 사이를 오믹 접촉되도록 한다.
본 실시예들에 따르면 게이트 절연막(30)이 건식 식각에 두 번 노출되지 않고 게이트 절연막(30)이 건식 식각에 단지 한 번 노출된다. 따라서 건식 식각에 복수로 노출되지 않으므로 게이트 절연막(30)의 두께가 줄어드는 것을 방지할 수 있다. 또한, 저항성 접촉층(61)이 게이트 절연막(30)과 직접 접촉되지 않는 구조이므로, 저항성 접촉층(61)과 게이트 절연막(30) 사이에 발생되는 막이 들뜨는 것을 방지할 수 있다.
또한, 반도체층(41)이 소스/드레인 전극(71, 73)을 마스크로 사용하여 형성되기 때문에 반도체층(41)을 형성하기 위해 별도의 마스크를 형성할 필요가 없다. 따라서 제조 비용을 줄일 수 있으며 제조 공정을 단순화할 수 있다.
도 5는 건식 식각에 복수로 노출된 게이트 절연막을 포함하는 박막 트랜지스터(비교 실험예)와 본 발명의 실시예에 따라 형성된 박막 트랜지스터(실험예)의 문턱 전압의 변화량을 나타낸 그래프로서, 소스와 드레인 사이의 전압(Vds)을 5.1V로 유지하고, 한 시간 동안 일정한 전류를 인가하여 박막 트랜지스터의 문턱 전압(Vth)을 측정한 결과이다.
이때, 문턱 전압(Vth)은 박막 트랜지스터가 턴 온 되는 시점의 전압으로서, 인가되는 시간 및 전류와 무관하게 일정한 전압을 유지하는 것이 요구되는 특성이다.
도 5의 영역 A를 참조하면, 비교 실험예에는 바이어스(Bias)조건에 따라 측정된 문턱 전압(Vth)의 변화가 급격함을 알 수 있으나, 본 발명의 실시예에 따라 형성된 실험예에서는 문턱 전압(Vth)의 변화가 거의 없음을 확인할 수 있다.
따라서, 실험예에 따른 박막 트랜지스터에서는 문턱 전압이 일정하게 유지되므로, 박막 트랜지스터의 신뢰성을 확보할 수 있음을 알 수 있다.
도 6은 본 발명의 실험예에 따른 박막 트랜지스터의 누설 전류량을 나타낸 그래프로서, 하나의 기판에 형성된 서로 다른 화소에 위치하는 5개의 박막 트랜지스터의 누설 전류량을 게이트-소스 전압(Vgs)의 변화에 따라 측정한 것이다.
박막 트랜지스터의 누설 전류는 박막 트랜지스터의 특성을 결정하는 중요한 요소로서, 누설 전류는 약 1.E-10A 정도까지 떨어지는 것이 전기적 특성이 우수한 것으로 볼 수 있다.
도 6을 참조하면, 5개의 박막 트랜지스터의 누설 전류가 모두 약 1.E-10A 정도까지 떨어지는 것을 확인할 수 있으며, 따라서, 본 발명의 실시예와 같은 공정에 의해 제조된 박막 트랜지스터는 누설 전류의 특성, 즉 전기적 특성이 우수한 것을 확인할 수 있다.
도 7a 내지 7e는 본 발명의 실시예에 따른 박막 트랜지스터를 제조하는 방법을 설명하기 위한 공정 순서를 나타낸 단면도들이다. 도 4a 내지 4e에 설명된 부분들에 대해서는 동일한 도면 부호들을 사용하며 상세한 설명은 생략한다.
도 7a를 참조하면, 기판(10) 상에 게이트 금속층(미도시)을 증착한 후 패터닝하여 게이트 전극(21)을 형성한다.
도 7b 및 7c를 참조하면, 게이트 전극(21)이 형성된 기판(10) 상부 전면에 게이트 절연막(30), 비정질 실리콘막(40) 및 절연막(50)을 플라즈마 화학 증착법 등의 증착 방법을 통해 순차적으로 증착한 후, 절연막(50)을 패터닝하여 식각 저지막(51)을 형성한다.
이때, 게이트 절연막(30) 상부에는 비정질 실리콘막(40)이 형성되어 있기 때문에, 게이트 절연막(30)은 식각 저지막(51)을 형성하는 식각 공정에 의해 영향을 받지 않는다.
도 7d를 참조하면, 비정질 실리콘막(40)을 패터닝하여 반도체층(41)을 형성한 후, 기판(10) 상부 전면에 도프트 비정질 실리콘층(60)을 증착하고, 도프트 비정질 실리콘층(60) 상부 전면에 소스/드레인 금속층(70)을 증착한다.
도 7e를 참조하면, 도프트 비정질 실리콘층(60)과 소스/드레인 금속층(70)을 패터닝하여, 저항성 접촉층(61)과 소스/드레인 전극(71, 73)을 형성한다. 이때, 저항성 접촉층(61)과 소스/드레인 전극(71, 73)은 동일한 마스크를 사용하여 식각되므로 저항성 접촉층(61)과 소스/드레인 전극(71, 73)의 식각면은 실질적으로 동일하다.
따라서, 도 4a 내지 4e에서 설명된 실시예들과 유사하게 본 실시예의 경우에도 게이트 절연막(30)이 건식 식각에 단지 한 번 노출되므로, 건식 식각에 노출되는 것을 줄일 수 있어, 게이트 절연막(30)의 두께가 줄어드는 것을 방지할 수 있다.
도 8a 내지 8f는 본 발명의 실시예들에 따른 박막 트랜지스터를 제조하는 방 법을 설명하기 위한 공정 순서를 나타낸 단면도들이다. 도 4a 내지 4e에 설명된 부분들에 대해서는 동일한 도면 부호들을 사용하며 상세한 설명은 생략한다.
도 8a를 참조하면, 기판(10) 상에 게이트 금속층(미도시)을 증착한 후 상기 게이트 금속층을 패터닝하여 게이트 전극(21)을 형성한다.
도 8b를 참조하면, 게이트 전극(21)이 형성된 기판(10) 상부 전면에 게이트 절연막(30), 비정질 실리콘막(40) 및 절연막(50)을 플라즈마 화학 증착법 등의 증착 방법을 통해 순차적으로 증착한다. 이어서 절연막(50)을 패터닝하여 식각 저지막(51)을 형성한다. 이때, 게이트 절연막(30) 상부에는 비정질 실리콘막(40)이 형성되어 있기 때문에, 게이트 절연막(30)은 식각 저지막(51)을 형성하는 식각 공정에 의해 영향을 받지 않는다.
도 8c 및 도 8d를 참조하면, 기판(10) 상부 전면에 도프트 비정질 실리콘층(60)을 증착한 후 도프트 비정질 실리콘층(60)과 비정질 실리콘막(40)을 패터닝함으로써, 저항성 접촉층(61)과 반도체층(41)을 동시에 형성한다. 이때, 반도체층(41)과 저항성 접촉층(61)은 동일한 마스크 공정에서 식각되므로, 반도체층(41)과 저항성 접촉층(61)의 식각면은 실질적으로 동일하다.
도 8e 및 도 8f를 참조하면, 기판(10) 상부 전면에 소스/드레인 금속층(70)을 증착한 후 소스/드레인 금속층(70)을 패터닝하여 소스/드레인 전극(71, 73)을 형성하고, 식각 저지막(51) 상의 저항성 접촉층(61)의 일부를 식각하여 소스/드레인 전극(71, 73)의 하부에 위치하고 있는 저항성 접촉층(61)을 전기적으로 분리시킨다.
따라서, 도 4a 내지 4e에서 설명된 실시예들과 유사하게 본 실시예의 경우에도 게이트 절연막(30)은 건식 식각에 한 번 노출되므로, 건식 식각에 노출되는 것을 줄일 수 있어, 게이트 절연막(30)의 두께가 줄어드는 것을 방지할 수 있다.
도 4a 내지 4e, 7a 내지 7e 및 8e 및 도 8f에서 설명된 실시예들에 따르면, 식각 저지막을 형성한 후, 반도체층을 형성한다. 따라서 게이트 절연막(30)은 건식 식각에 한 번 노출되므로, 건식 식각에 노출되는 것을 줄일 수 있어, 게이트 절연막(30)의 두께가 줄어드는 것을 방지할 수 있다.
본 발명의 실시예들은 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 다양한 변경 및 균등한 다른 실시예가 가능하다는 것을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1은 본 발명의 박막 트랜지스터를 포함하는 평판표시장치의 일 예의 단위 화소를 나타낸 평면도이다.
도 2는 도 1의 박막 트랜지스터(T) 영역을 확대하여 나타낸 평면도이다.
도 3은 도 1의 Ⅱ-Ⅱ선을 따라 절취한 박막 트랜지스터(T)의 단면도를 나타낸 것이다.
도 4a 내지 4e는 본 발명의 실시예에 따른 박막 트랜지스터를 제조하는 방법을 설명하기 위한 공정 순서에 따른 단면도들이다.
도 5는 식각 공정에 두 번 이상 노출된 게이트 절연막을 포함하는 박막 트랜지스터와 식각 공정에 한 번 노출된 박막 트랜지스터의 문턱 전압의 변화량을 나타낸 그래프이다.
도 6은 도 4a 내지 4e에서 설명된 박막 트랜지스터의 누설 전류량을 나타낸 그래프이다.
도 7a 내지 7e는 본 발명의 실시예에 따른 박막 트랜지스터를 제조하는 방법을 설명하기 위한 공정 순서를 나타낸 단면도들이다.
도 8a 내지 8f는 본 발명의 실시예에 따른 박막 트랜지스터를 제조하는 방법을 설명하기 위한 공정 순서를 나타낸 단면도들이다.
[도면의 주요부호에 대한 설명]
10 : 기판 21 : 게이트 전극
30 : 게이트 절연막 41 : 반도체층
51 : 식각 저지막 61 : 저항성 접촉층
71, 73 : 소스/드레인 전극

Claims (15)

  1. 게이트 전극이 형성된 기판 상부 전면에 게이트 절연막, 비정질 실리콘막 및 절연막을 순차적으로 형성하는 단계,
    상기 절연막을 패터닝하여 상기 게이트 전극의 경계선 내에 위치하는 식각 저지막을 형성하는 단계,
    상기 비정질 실리콘막을 건식 식각하여 반도체층을 형성하는 단계,
    상기 반도체층 위에 도프트 비정질 실리콘층을 형성하는 단계,
    상기 도프트 비정질 실리콘층 위에 소스/드레인 금속층을 형성하는 단계, 및
    상기 소스/드레인 금속층과 도프트 비정질 실리콘층을 동일한 마스크로 식각하여 소스/드레인 전극과 저항성 접촉층을 형성하는 단계
    를 포함하는 박막 트랜지스터 제조 방법.
  2. 게이트 전극이 형성된 기판 상부 전면에 게이트 절연막, 비정질 실리콘막 및 절연막을 순차적으로 형성하는 단계,
    상기 절연막을 패터닝하여 상기 게이트 전극의 경계선 내에 위치하는 식각 저지막을 형성하는 단계,
    상기 식각 저지막 위에 도프트 비정질 실리콘층을 형성하는 단계,
    상기 도프트 비정질 실리콘층 및 상기 비정질 실리콘막을 동일한 마스크로 건식 식각하여 저항성 접촉층 및 반도체층을 형성하는 단계,
    상기 저항성 접촉층 위에 소스/드레인 금속층을 형성하는 단계, 및
    상기 소스/드레인 금속층을 패터닝하여 소스/드레인 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 제조 방법.
  3. 게이트 전극이 형성된 기판 상부 전면에 게이트 절연막, 비정질 실리콘막 및 절연막을 순차적으로 형성하는 단계,
    상기 절연막을 패터닝하여 상기 게이트 전극의 경계선 내에 위치하는 식각 저지막을 형성하는 단계,
    상기 식각 저지막 위에 도프트 비정질 실리콘층과 소스/드레인 금속층을 형성하는 단계, 및
    상기 소스/드레인 금속층, 도프트 비정질 실리콘층 및 비정질 실리콘막을 동일한 마스크로 식각하여 소스/드레인 전극, 저항성 접촉층 및 반도체층을 형성하는 단계
    를 포함하는 박막 트랜지스터 제조 방법.
  4. 제 3 항에 있어서,
    상기 소스/드레인 금속층은 습식 식각하고,
    상기 도프트 비정질 실리콘층 및 비정질 실리콘막은 건식 식각하는 박막 트랜지스터 제조 방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 기판 상에 형성되는 게이트 전극,
    상기 게이트 전극이 형성된 상기 기판 상부 전면에 형성된 게이트 절연막,
    상기 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 형성된 반도체층,
    상기 반도체층 상에 형성되어 있으며 상기 게이트 전극의 경계선 내에 위치하는 식각 저지막,
    상기 반도체층 및 상기 식각 저지막 상에 형성되는 저항성 접촉층, 및
    상기 저항성 접촉층 상에 형성되는 소스/드레인 전극을 포함하고,
    상기 소스/드레인 전극, 상기 저항성 접촉층 및 상기 반도체층의 식각면은 동일한 박막 트랜지스터.
  12. 기판 상에 형성되는 게이트 전극,
    상기 게이트 전극이 형성된 상기 기판 상부 전면에 형성된 게이트 절연막,
    상기 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 형성된 반도체층,
    상기 반도체층 상에 형성되어 있으며 상기 게이트 전극의 경계선 내에 위치하는 식각 저지막,
    상기 반도체층 및 상기 식각 저지막 상에 형성되는 저항성 접촉층, 및
    상기 저항성 접촉층 상에 형성되는 소스/드레인 전극을 포함하고,
    상기 저항성 접촉층 및 상기 반도체층의 식각면은 동일한 박막 트랜지스터.
  13. 삭제
  14. 제 11 항에 있어서,
    상기 식각 저지막의 상측 가장자리와 하측 가장자리는 각각 상기 반도체층의 상측 가장자리 및 하측 가장자리로부터 2μm 이상 이격되고, 상기 게이트 전극의 상측 가장자리 및 하측 가장자리로부터 2μm 이상 이격되는 범위 내에 위치하는 박막 트랜지스터.
  15. 삭제
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