KR102023924B1 - 산화물 박막 트랜지스터를 구비한 표시장치용 어레이기판 그리고 그 제조방법 - Google Patents

산화물 박막 트랜지스터를 구비한 표시장치용 어레이기판 그리고 그 제조방법 Download PDF

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Abstract

본 발명은 산화물 박막트랜지스터, 제조방법, 이를 구비한 액정표시장치용 어레이기판 및 그 제조방법에 관한 것으로, 개시된 발명은 기판상에 형성된 게이트전극; 상기 게이트전극을 포함한 기판 전면에 형성된 게이트 절연막; 상기 게이트전극 상측의 게이트 절연막 상에 형성된 액티브층; 상기 액티브층 상에 형성된 식각정지층패턴; 상기 식각정지층패턴 상에 형성되고 서로 이격된 소스부 및 드레인부; 상기 소스부와 상기 액티브층에 접촉된 소스전극과, 상기 드레인부와 상기 액티브층에 접촉된 드레인전극;을 포함하여 구성된다.

Description

산화물 박막 트랜지스터를 구비한 표시장치용 어레이기판 그리고 그 제조방법{OXIDE THIN FILM TRANSISTOR HAVING ARRAY SUBSTRATE FOR DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 박막 트랜지스터에 관한 것으로서, 보다 상세하게는 산화물 박막 트랜지스터, 그 제조방법 및 이를 구비한 표시장치용 어레이기판 그리고 그 제조방법에 관한 것이다.
비약적으로 성장하고 있는 평판디스플레이 시장에서 가장 큰 응용 대상으로 TV(Television) 제품이 있다. 현재 TV용 패널로서 액정디스플레이(LCD; Liquid Crystal Display)가 주축을 이루고 있는 가운데, 유기발광디스플레이도 TV로의 응용을 위해 많은 연구가 진행되고 있다.
현재의 TV 용 디스플레이 기술의 방향을 시장에서 요구하는 주요 항목에 초점을 맞추고 있는데, 시장에서 요구하는 사항으로는 대형 TV 또는 DID(Digital Information Display), 저가격, 고화질(동영상 표현력, 고해상도, 밝기, 명암비, 새재현력)이 있다.
이러한 요건에 부합되게 하기 위해서는 유리 등의 기판의 대형화와 함께, 비용 증가 없이 우수한 성능을 갖는 디스플레이 스위칭 및 구동소자로 적용될 박막 트랜지스터(TFT; Thin Film Transistor)가 필요하다.
따라서, 향후의 기술개발은 이러한 추세에 맞게 저가격으로 우수한 성능의 디스플레이 패널을 제작할 수 있는 TFT 제작 기술 확보에 초점이 맞춰져야 할 것이다.
디스플레이의 구동 및 스위칭 소자로서 대표적인 비정질 실리콘 박막트랜지스터(a-Si TFT)는 저가의 비용으로 2m가 넘는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 널리 쓰이는 소자이다.
그러나, 디스플레이의 대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되어, 이동도 0.5 cm2/Vs 수준의 기존의 a-Si TFT는 한계에 다다를 것으로 판단된다.
따라서, a-Si TFT보다 높은 이동도를 갖는 고성능 TFT 및 제조 기술이 필요하다. 또한, a-Si TFT는 최대의 약점으로서 동작을 계속함에 따라 소자 특성이 계속 열화되어 초기의 성능을 유지할 수 없는 신뢰성 상의 문제를 내포하고 있다.
이것은 a-Si TFT가 교류 구동의 LCD보다는 지속적으로 전류를 흘려 보내면서 동작하는 유기발광디스플레이(OLED; Organic Luminescene Emitted Diode)로 응용되기 힘든 주된 이유이다.
a-Si TFT 대비 월등히 높은 성능을 갖는 다결정 실리콘 박막트랜지스터 (poly-Si TFT)는 수십에서 수백 cm2/Vs의 높은 이동도를 갖기 때문에, 기존 a-Si TFT에서 실현하기 힘들었던 고화질 디스플레이에 적용할 수 있는 성능을 갖을 뿐만 아니라, a-Si TFT 대비 동작에 따른 소자특성 열화 문제가 매우 적다. 그러나, poly-Si TFT를 제작하기 위해서는 a-Si TFT에 비해 많은 수의 공정이 필요하고, 그에 다른 추가 장비 투자 역시 선행되어야 한다.
따라서, p-Si TFT는 디스플레이의 고화질화나 OLED와 같은 제품에 응용되기 적합하지만, 비용 면에서는 기존 a-Si TFT에 비해 열세이므로 응용이 제한적일 수 밖에 없다.
특히, p-Si TFT 의 경우, 제조장비의 한계나 균일도 불량과 같은 기술적인 문제로 현재까지는 1m가 넘는 대형 기판을 이용한 제조 공정이 실현되고 있지 않기 때문에, TV 제품으로의 응용이 어려운 것도, 고성능의 p-Si TFT가 쉽게 시장에 자리 잡기 힘들게 하는 요인이 되고 있다.
따라서, a-Si TFT의 장점(대형화, 저가격화, 균일도)과 poly-Si TFT의 장점(고성능, 신뢰성)을 모두 취할 수 있는 새로운 TFT기술에 대한 요구가 어느 때보다도 크며, 이에 대한 연구가 활발히 진행되고 있는데, 그 대표적인 것으로 산화물 반도체가 있다.
이러한 산화물 반도체인 경우 비정질 실리콘(a-Si) TFT에 비해 이동도 (mobility)가 높고, 다결정 실리콘(poly-Si) TFT에 비해서는 제조 공정이 간단하고 제작 비용이 낮다는 장점이 있어, 액정디스플레이(LCD) 및 유기전계발광소자(OLED)로서의 이용 가치가 높다.
이러한 관점에서, 산화물 반도체를 이용한 종래기술에 따른 산화물 박막트랜지스터 구조에 대해 도 1 및 2를 참조하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 산화물 박막 트랜지스터 구조의 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도로서, 종래기술에 따른 산화물 박막 트랜지스터의 개략적인 단면도이다.
도 3은 도 2의 "A" 확대 단면도로서, 식각정지층과 소스전극 및 드레인전극 간 거리에 대해 개략적으로 도시한 단면도이다.
종래기술에 따른 산화물 박막 트랜지스터(10)는, 도 1 내지 3에 도시된 바와 같이, 기판(11) 상에 일정 폭과 길이를 갖고 패턴된 게이트전극(13)과, 상기 게이트전극(13)을 포함한 기판(11) 전면에 형성된 게이트 절연막(15)과, 상기 게이트 전극(13) 상측을 포함한 게이트 절연막(15)의 상부에 형성되고 일정 모양으로 패턴 형성된 산화물 반도체로 이루어진 액티브층(17)과, 상기 액티브층(17) 상에 형성되고 일정 모양으로 패턴 형성된 식각정지층(19)과, 상기 식각정지층(19) 상부에서 서로 이격되고 상기 액티브층(17)과 게이트 절연막(15) 상부에 걸쳐 형성된 소스전극(21) 및 드레인전극(23)을 포함하여 구성된다.
여기서, 상기 식각정지층(19)은 상기 게이트전극(13)과 액티브층(17)과 오버랩되어 있으며, 상기 액티브층(17)의 채널영역 상부에 형성된다.
또한, 상기 소스전극(21) 및 드레인전극(27)은 상기 식각정지층(19) 상부에서 서로 이격되어 형성되고, 상기 식각정지층(19), 액티브층(17) 및 게이트 절연막 (15)에 걸쳐 형성된다.
이때, 상기 소스전극(21)과 식각정지층(19)의 일측이 서로 오버랩되는 제1 폭(W1)과 상기 드레인전극(23)과 식각정지층(19)의 타측이 오버랩되는 제2 폭(W2)은 서로 다르게 형성된다.
이는 산화물 박막트랜지스터의 소스전극 및 드레인전극 제조 공정시에, 마스크의 오정렬(misalign)로 인해 상기 식각정지층(19) 상부에서 서로 이격되게 형성되는 소스전극(21))과 오버랩되는 식각정지층(19)의 일측 간의 제1 폭(W1)과, 드레인전극(23)과 식각정지층(19)의 타측 간의 제2 폭(W2)이 서로 다르게 형성된다. 즉, 상기 제1 폭(W1)은 제2 폭(W2)보다 길게 형성된다. 이는 소스전극 및 드레인전극 형성시에, 마스크(미도시)가 식각정지층(19)의 타측으로 오정렬되어 이동 (shift)됨으로 인해 발생하게 된다.
특히, 산화물 박막트랜지스터 제조시에, 상기 식각정지층(19)을 형성하는 공정과 소스전극(21) 및 드레인전극(23)을 형성하는 공정이 서로 다른 마스크 공정에 의해 진행되기 때문에 상기 소스전극(21) 및 드레인전극(23)과 식각정지층(19) 간에 오정렬이 발생할 가능성이 있게 된다.
따라서, 종래기술에 따른 산화물 박막트랜지스터의 경우, 이러한 상기 소스전극(21) 및 드레인전극(23)과 식각정지층(19) 간에 발생하는 오정렬로 인해, 산화물 박막트랜지스터의 온 전류(on current) 또는 문턱전압(Vth; threshold voltage)이 이동되는(shift) 문제가 나타나게 된다.
또한, 종래기술에 따른 산화물 박막트랜지스터는 식각정지층(19)을 형성하는 공정과 소스전극(21) 및 드레인전극(23)을 형성하는 공정이 서로 다른 마스크 공정에 의해 진행되기 때문에, 그만큼 마스크 공정 수가 늘어나서 제작 비용이 증가하게 된다.
본 발명은 종래기술의 문제점들을 해결하기 위한 것으로, 본 발명의 목적은 반도체소자 제조시의 오정렬을 방지하여 소자 특성의 균일도를 향상시키고, 마스크 수를 줄여 제조비용을 절감시킬 수 있는 산화물 박막트랜지스터, 그 제조방법, 이를 구비한 표시장치용 어레이기판 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 산화물 박막트랜지스터는, 기판상에 형성된 게이트전극과; 상기 게이트전극을 포함한 기판 전면에 형성된 게이트 절연막과; 상기 게이트전극 상측의 게이트 절연막 상에 형성된 액티브층과; 상기 액티브층 상에 형성된 식각정지층과; 상기 식각정지층 상에 형성되고 서로 이격된 소스부 및 드레인부와; 상기 소스부와 상기 액티브층에 접촉된 소스전극과, 상기 드레인부와 상기 액티브층에 접촉된 드레인전극;을 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 산화물 박막트랜지스터 제조방법은, 기판상에 게이트전극을 형성하는 단계와; 상기 게이트전극을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트전극 상측의 게이트 절연막 상에 액티브층을 형성하는 단계와; 상기 액티브층 상에 식각정지층과, 서로 이격된 소스부 및 드레인부를 형성하는 단계와; 상기 소스부와 상기 액티브층에 소스전극을 형성하고, 상기 드레인부와 상기 액티브층에 드레인전극을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 산화물 박막트랜지스터를 구비한 표시장치용 어레이기판은, 기판상에 형성된 게이트전극과; 상기 게이트전극을 포함한 기판 전면에 형성된 게이트 절연막과; 상기 게이트전극 상측의 게이트 절연막 상에 형성된 액티브층과; 상기 액티브층 상에 형성된 식각정지층과; 상기 식각정지층 상에 형성되고 서로 이격된 소스부 및 드레인부와; 상기 소스부 및 드레인부를 포함한 기판 전면에 형성되고, 상기 액티브층을 노출시키는 소스전극 콘택홀과 드레인전극 콘택홀을 구비한 패시베이션막과; 상기 패시베이션막 상부에 형성되고, 소스전극 콘택홀을 통해 상기 소스부와 상기 액티브층에 접촉된 소스전극과, 상기 드레인전극 콘택홀을 통해 상기 드레인부와 상기 액티브층에 접촉된 드레인전극과; 상기 패시베이션막 상에 형성되고, 상기 드레인전극으로부터 연장된 화소전극과 이 화소전극과 이격된 공통전극;을 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 산화물 박막트랜지스터를 구비한 표시장치용 어레이기판 제조방법은, 기판상에 게이트전극을 형성하는 단계와; 상기 게이트전극을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트전극 상측의 게이트 절연막 상에 액티브층을 형성하는 단계와; 상기 액티브층 상에 식각정지층과 서로 이격된 소스부 및 드레인부을 형성하는 단계와; 상기 소스부 및 드레인부를 포함한 기판 전면에 상기 액티브층을 노출시키는 소스전극 콘택홀과 드레인전극 콘택홀을 구비한 패시베이션막을 형성하는 단계와; 상기 소스전극 콘택홀을 통해 상기 소스부와 상기 액티브층에 접촉된 소스전극과, 상기 드레인전극 콘택홀을 통해 상기 드레인부와 상기 액티브층에 접촉된 드레인전극을 형성하는 단계 및; 상기 드레인전극으로부터 연장된 화소전극과 이 화소전극과 이격된 공통전극을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 산화물 박막트랜지스터, 그 제조방법, 이를 구비한 표시장치용 어레이기판 및 그 제조방법에 따르면, 다음과 같은 효과가 있다.
본 발명에 따른 산화물 박막트랜지스터, 그 제조방법, 이를 구비한 표시장치용 어레이기판 및 그 제조방법에 따르면, 소스부 및 드레인부 또는 데이터배선 형성시에 하프톤 마스크(half-ton mask)를 적용하여 소스부 및 드레인부 또는 데이터배선과 식각정지층을 동일 마스크로 형성할 수 있어, 소스부 및 드레인부와 식각정지층이 오정렬되는 현상이 제거된다.
또한, 본 발명에 따른 산화물 박막트랜지스터, 그 제조방법, 이를 구비한 표시장치용 어레이기판 및 그 제조방법에 따르면, 소스부 및 드레인부와 식각 정지층을 하프톤 마스크를 적용하여 동일 마스크로 형성할 수 있기 때문에, 소스부 및 드레인부와 식각정지층 간의 정렬 마진(align margin)이 감소함에 따라 단채널(short channel) 구현이 가능하게 된다.
그리고, 본 발명에 따른 산화물 박막트랜지스터, 그 제조방법, 이를 구비한 표시장치용 어레이기판 및 그 제조방법에 따르면, 소스부 및 드레인부 또는 데이터배선 형성시에 하프톤 마스크(half-ton mask)를 적용하여 소스부 및 드레인부 또는 데이터배선과 식각정지층을 동일 마스크로 형성할 수 있어 포토 오정렬(photo misalign)이 제거됨에 따라, 공정 변동에 따른 소자 특성 차 및 기판 내의 소자 균일성 (uniformity) 특성이 향상된다.
더욱이, 본 발명에 따른 산화물 박막트랜지스터, 그 제조방법, 이를 구비한 표시장치용 어레이기판 및 그 제조방법에 따르면, 소스부 및 드레인부와 식각 정지층을 하프톤 마스크를 적용하여 동일 마스크로 형성할 수 있기 때문에 마스크 수가 저감되어 제조 비용이 절감되는 효과가 있다.
도 1은 종래기술에 따른 산화물 박막 트랜지스터 구조의 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도로서, 종래기술에 따른 산화물 박막 트랜지스터의 개략적인 단면도이다.
도 3은 도 2의 "A" 확대 단면도로서, 식각정지층과 소스전극 및 드레인전극 간 거리에 대해 개략적으로 도시한 단면도이다.
도 4는 본 발명에 따른 산화물 박막 트랜지스터 구조의 평면도이다.
도 5는 도 4의 Ⅴ-Ⅴ선에 따른 단면도로서, 본 발명에 따른 산화물 박막 트랜지스터의 개략적인 단면도이다.
도 6a 내지 6j는 본 발명에 따른 산화물 박막 트랜지스터의 제조공정 단면도들이다.
도 7은 본 발명의 다른 실시 예에 따른 산화물 박막트랜지스터를 구비한 표시장치용 어레이기판의 개략적인 단면도이다.
도 8a 내지 8k는 본 발명의 다른 실시 예에 따른 산화물 박막트랜지스터를 구비한 표시장치용 어레이기판의 제조 공정 단면도들이다.
도 9는 본 발명의 또 다른 실시 예에 따른 산화물 박막트랜지스터를 구비한 표시장치용 어레이기판의 개략적인 단면도이다.
도 10a 내지 10k는 본 발명의 또 다른 실시 예에 따른 산화물 박막트랜지스터를 구비한 표시장치용 어레이기판의 제조 공정 단면도들이다.
이하, 본 발명의 바람직한 실시 예에 따른 산화물 박막트랜지스터 구조에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 4는 본 발명에 따른 산화물 박막 트랜지스터 구조의 평면도이다.
도 5는 도 4의 Ⅴ-Ⅴ선에 따른 단면도로서, 본 발명에 따른 산화물 박막 트랜지스터의 개략적인 단면도이다.
본 발명에 따른 산화물 박막트랜지스터(100)는, 도 4 및 5에 도시된 바와 같이, 기판(101)상에 형성된 게이트전극(103a)과; 상기 게이트전극(103a)을 포함한 기판 전면에 형성된 게이트 절연막(107)과; 상기 게이트전극(103a) 상측의 게이트 절연막(107) 상에 형성된 액티브층(109)과; 상기 액티브층(109) 상에 형성된 식각정지층패턴(113a)과; 상기 식각정지층패턴(113a) 상에 형성되고 서로 이격된 소스부 (115a) 및 드레인부(115b)와; 상기 소스부(115a)와 상기 액티브층(109)에 접촉된 소스전극(123a)과, 상기 드레인부(115b)와 상기 액티브층(109)에 접촉된 드레인전극(123b);을 포함하여 구성된다.
여기서, 상기 게이트전극(103a)은 실리콘, 유리, 플라스틱 또는 다른 적절한 물질을 포함하여 이루어지거나, 금속 또는 다른 적절한 도전 물질로 이루어질 수 있다. 예컨대, 상기 게이트전극(103a)으로는, 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Indium Gallium Zinc Oixde; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oixe; IGO), 산화인듐아연 (Indium Zinc Oxide; IZO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐 (In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 또는 상기 게이트 전극(103a)의 형성 물질로는, 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
또한, 상기 게이트 절연막(107)으로는 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
그리고, 상기 액티브층(109)은 소스전극(123a)과 드레인전극(123b) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘(a-Si) 재질 대신에 실리콘(Si)을 포함하는 산화물 반도체로 이루어진다.
이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘 (Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 액티브패턴(109a)은 인듐아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
상기 액티브층(109)이 SIZO로 이루어지는 경우, 액티브층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
한편, 상기 액티브층(109)으로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨 (Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
또한, 상기 식각정지층패턴(113a)은 산화실리콘(SiO2)과 질화실리콘 (SiNx)으로 이루어진 무기 절연물질 중에서 어느 하나를 선택하여 사용한다.
그리고, 상기 소스부(115a) 및 드레인부(115b)는 상기 게이트전극(103a)과 마찬가지로 금속 또는 다른 적절한 도전물질을 포함하여 이루어질 수 있다. 예컨대, 상기 소스부(115a) 및 드레인부(115b)는 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Indium Gallium Zinc Oixde; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oixe; IGO), 산화인듐아연 (Indium Zinc Oxide; IZO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐 (In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 또는, 상기 소스부(115a) 및 드레인부(115b)는 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
특히, 상기 소스부(115a) 및 드레인부(115b)는 상기 식각정지층패턴(113a)의 영역 내에 한정하여 형성되며, 이들 소스부(115a) 및 드레인부(115b)는 상기 식각정지층패턴(113a) 영역 내에서 이격되어 형성된다. 이는 산화물 박막트랜지스터 제조시에, 하프톤 마스크를 이용한 마스크 공정시에, 상기 소스부(115a) 및 드레인부 (115b)가 상기 식각정지층패턴(113a)과 동일 마스크로 형성되기 때문에 가능하게 된다.
따라서, 상기 소스부(115a) 및 드레인부(115b)와 오버랩되는 식각정지층패턴 (113a)의 일측 및 타측 간 제1 폭(W1)과 제2 폭(W2)은 항상 동일하게 유지됨으로써, 상기 소스부(115a) 및 드레인부(115b)과 식각정지층패턴(113a) 간의 오정렬(misalign)이 방지된다.
그리고, 상기 소스전극(123a) 및 드레인전극(123b)은 동일한 물질로 형성되는데, 상기 소스전극(123a) 및 드레인전극(123b)으로는, 상기 게이트전극(103a)과 마찬가지로 금속 또는 다른 적절한 도전물질을 포함하여 이루어질 수 있다. 예컨대, 상기 소스전극(123a) 및 드레인전극(123b)은 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Indium Gallium Zinc Oixde; GZO), 산화인듐갈륨아연 (Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oixe; IGO), 산화인듐아연 (Indium Zinc Oxide; IZO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐 (In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 또는, 상기 소스전극 (123a) 및 드레인전극(123b)은 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴 (Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
특히, 상기 소스전극(123a) 및 드레인전극(123b) 각각은 소스부(115a) 및 드레인부(115b) 상부를 포함한 상기 액티브층(109)의 노출된 부분과도 접촉되도록 형성됨으로써, 채널이 상기 소스전극(123a) 및 드레인전극(123b)과 연결되어 박막트랜지스터 특성이 나타나게 된다.
이와 같은 구성으로 이루어지는 본 발명에 따른 산화물 박막트랜지스터 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 6a 내지 6j는 본 발명에 따른 산화물 박막 트랜지스터의 제조공정 단면도들이다.
도 6a를 참조하면, 기판(101)상에 게이트전극용 제1 도전물질을 스퍼터링방법으로 증착하여 제1 도전층(103)을 형성하고, 그 위에 제1 감광막(미도시)을 도포한 후, 포토리소그라피 공정기술을 이용한 제1 마스크 공정을 통해 상기 제1 감광막(미도시)을 패터닝하여 제1 감광막패턴(105)을 형성한다.
이때, 상기 제1 도전층(103)은 실리콘, 유리, 플라스틱 또는 다른 적절한 물질을 포함하여 이루어지거나, 금속 또는 다른 적절한 도전 물질로 이루어질 수 있다. 예컨대, 상기 게이트전극(103a)으로는, 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Indium Gallium Zinc Oixde; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oixe; IGO), 산화인듐아연 (Indium Zinc Oxide; IZO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐 (In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 또는 상기 제1 도전층(103)의 형성 물질로는, 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
그 다음, 도 6b를 참조하면, 상기 제1 감광막패턴(105)을 식각 마스크로 상기 제1 도전층(103)을 선택적으로 식각하여 게이트전극(103a)을 형성한다.
이어서, 도 6c를 참조하면, 상기 제1 감광막패턴(105)을 제거하고, 상기 게이트전극(103a)을 포함한 기판 전면에 게이트 절연막(107)을 형성한다. 이때, 상기 게이트 절연막(107)으로는 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄 (ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
이어서, 상기 게이트 절연막(107) 상에 산화물 반도체 물질을 이용하여 반도체층(미도시)을 형성하고, 그 위에 제2 감광막(미도시)을 도포한다.
그 다음, 도면에는 도시하지 않았지만, 포토리소그라피 공정기술을 이용한 제2 마스크 공정을 통해 상기 제2 감광막(미도시)을 패터닝하여 제2 감광막패턴 (미도시)을 형성한다.
이어서, 도 6c를 참조하면, 상기 제2 감광막패턴(미도시)을 식각 마스크로 상기 반도체층(미도시)을 선택적으로 제거하여, 상기 게이트전극(103a) 상측의 게이트 절연막(107) 상에 액티브층(109)을 형성한다. 이때, 상기 액티브층(109)은 소스전극(123a)과 드레인전극(123b) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘(a-Si) 재질 대신에 실리콘(Si)을 포함하는 산화물 반도체로 이루어진다.
이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘 (Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 액티브패턴(109a)은 인듐아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
상기 액티브층(109)이 SIZO로 이루어지는 경우, 액티브층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
한편, 상기 액티브층(109)으로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨 (Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
그 다음, 도 6d를 참조하면, 상기 액티브층(109)을 포함한 기판 전면에 식각정지층(113)과 제2 도전층(115)을 차례로 적층하고, 그 위에 다시 제3 감광막(117)을 도포한다. 이때, 상기 식각정지층(113)은 산화실리콘(SiO2)과 질화실리콘 (SiNx)으로 이루어진 무기 절연물질 중에서 어느 하나를 선택하여 사용한다.
또한, 상기 제2 도전층(115)은 상기 게이트전극(103a)과 마찬가지로 금속 또는 다른 적절한 도전물질을 포함하여 이루어질 수 있다. 예컨대, 상기 제2 도전층 (117)은 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Indium Gallium Zinc Oixde; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨 (Indium Gallium Oixe; IGO), 산화인듐아연 (Indium Zinc Oxide; IZO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐 (In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 또는, 상기 제2 도전층(115)은 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
이어서, 하프톤 마스크(Half-Ton Mask)(121)을 이용한 포토리소그라피 공정기술을 통해 노광 공정을 실시한다. 이때, 상기 하프톤 마스크(121)는 제1 광차단패턴(121a)과 제2 광차단패턴(121b)을 포함하고 있는데, 상기 제1 광차단패턴 (121a)은 광을 전부 차단하는 역할을 담당하고, 상기 제2 광차단패턴(121b)은 광의 일부는 투과시키고, 나머지는 차단하는 역할을 담당한다.
그 다음, 도 6e를 참조하면, 상기 노광 공정을 통해 광이 투과된 제3 감광막 (117) 부분을 현상 공정을 통해 제거하여, 두께가 다른 제3 감광막패턴(117a, 117b)을 형성한다. 이때, 두께가 얇은 제3 감광막패턴(117b)은 상기 액티브층 (109)의 채널영역 상부에 위치하며, 두께가 두꺼운 제3 감광막패턴(117a)은 후속 공정에서 형성될 소스부 및 드레인부 상부에 위치하게 된다.
이어서, 도 6f에 도시된 바와 같이, 상기 제3 감광막패턴(117a, 117b)을 식각 마스크로 상기 제2 도전층(115)과 식각정지층(113)을 선택적으로 식각하여 식각정지층패턴(113a)을 형성한다. 이때, 상기 식각정지층패턴(113a)은 상기 액티브층 (109) 보다 면적이 작으며, 상기 액티브층(109)의 일부는 외부로 노출된 상태가 된다.
그 다음, 도 6g를 참조하면, 상기 제3 감광막패턴(117a, 117b) 중에서, 상기 제3 감광막패턴(117b)이 완전 제거될 때까지 에싱(Ashing) 공정을 실시한다. 이때, 상기 제3 감광막패턴(117a) 일부도 함께 제거된다. 또한, 상기 제3 감광막패턴 (117b)이 완전 제거됨으로 인해, 그 하부의 제2 도전층(115) 부분이 외부로 노출된다.
이어서, 도 6h를 참조하면, 상기 제3 감광막패턴(117a)을 식각 마스크로 상기 제2 도전층(115)의 노출된 부분을 식각하여, 서로 이격된 소스부(115a) 및 드레인부(115b)를 형성한다. 이때, 상기 소스부(115a) 및 드레인부(115b)는 상기 식각정지층패턴(113a)의 영역 내에 한정하여 형성되며, 이들 소스부(115a) 및 드레인부 (115b)는 상기 식각정지층패턴(113a) 영역 내에서 이격되어 형성된다. 이는 산화물 박막트랜지스터 제조시에, 하프톤 마스크를 이용한 마스크 공정시에, 상기 소스부 (115a) 및 드레인부 (115b)가 상기 식각정지층패턴(113a)과 동일 마스크로 형성되기 때문에 가능하게 된다.
따라서, 상기 소스부(115a) 및 드레인부(115b)와 오버랩되는 식각정지층패턴 (113a)의 일측 및 타측 간 제1 폭(W1)과 제2 폭(W2)은 항상 동일하게 유지됨으로 써, 상기 소스부(115a) 및 드레인부(115b)과 식각정지층패턴(113a) 간의 오정렬 (misalign)이 방지된다.
그 다음, 도면에는 도시하지 않았지만, 상기 소스부(115a) 및 드레인부 (115b)를 포함한 기판 전면에 제3 도전층(123)을 스퍼터링 방법으로 증착하고, 그 위에 제4 감광막(미도시)을 도포한다. 이때, 상기 제3 도전층(123)으로는, 상기 게이트전극(103a)과 마찬가지로 금속 또는 다른 적절한 도전물질을 포함하여 이루어질 수 있다. 예컨대, 상기 제3 도전층(123)은 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Indium Gallium Zinc Oixde; GZO), 산화인듐갈륨아연 (Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oixe; IGO), 산화인듐아연 (Indium Zinc Oxide; IZO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐 (In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 또는, 상기 제3 도전층(123)은 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴 (Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
이어서, 도 6i를 참조하면, 포토리소그라피 공정기술을 이용한 제4 마스크 공정을 통해 상기 제4 감광막(미도시)을 패터닝하여, 제4 감광막패턴(125)을 형성한다.
그 다음, 도 6j를 참조하면, 상기 제4 감광막패턴(125)을 식각마스크로, 상기 제3 도전층(123)을 선택적으로 식각하여, 상기 소스부(115a)와 상기 액티브층 (109)에 접촉된 소스전극(123a)과, 상기 드레인부(115b)와 상기 액티브층(109)에 접촉된 드레인전극(123b)을 동일 마스크로 형성함으로써, 본 발명에 따른 산화물 박막트랜지스터 제조공정을 완료한다. 이때, 상기 소스전극(123a) 및 드레인전극(123b)은 각각 소스부(115a) 및 드레인부(115b) 상부를 포함한 상기 액티브층(109)의 노출된 부분과도 접촉되도록 형성됨으로써, 채널이 상기 소스전극(123a) 및 드레인전극 (123b)과 연결되어 박막트랜지스터 특성이 나타나게 된다.
이상에서와 같이, 본 발명에 따르면, 소스부 및 드레인부 또는 데이터배선 형성시에 하프톤 마스크(half-ton mask)를 적용하여 소스부 및 드레인부 또는 데이터배선과 식각정지층을 동일 마스크로 형성할 수 있어, 소스부 및 드레인부와 식각정지층이 오정렬되는 현상이 제거된다.
또한, 본 발명에 따르면, 소스부 및 드레인부와 식각 정지층을 하프톤 마스크를 적용하여 동일 마스크로 형성할 수 있기 때문에, 소스부 및 드레인부와 식각정지층 간의 정렬 마진(align margin)이 감소함에 따라 단채널(short channel) 구현이 가능하게 된다.
그리고, 본 발명에 따르면, 소스부 및 드레인부 또는 데이터배선 형성시에 하프톤 마스크(half-ton mask)를 적용하여 소스부 및 드레인부 또는 데이터배선과 식각정지층을 동일 마스크로 형성할 수 있어 포토 오정렬(photo misalign)이 제거됨에 따라, 공정 변동에 따른 소자 특성 차 및 기판 내의 소자 균일성 (uniformity) 특성이 향상된다.
더욱이, 본 발명에 따른 산화물 박막트랜지스터, 그 제조방법, 이를 구비한 표시장치용 어레이기판 및 그 제조방법에 따르면, 소스부 및 드레인부와 식각 정지층을 하프톤 마스크를 적용하여 동일 마스크로 형성할 수 있기 때문에 마스크 수가 저감되어 제조 비용이 절감되는 효과가 있다.
따라서, 본 발명에 따른 산화물 박막트랜지스터 및 그 제조방법은, 액티브층 이 실리콘을 포함하는 산화물 반도체로 이루어지므로 높은 전자 이동도를 가지며, 생산 단가가 낮은 이점이 있다. 또한, 상기 액티브층의 제조 공정은 상온에서도 수행 가능하므로 공정을 용이하게 할 수 있다.
본 발명에 따른 산화물 박막트랜지스터 구조는, 액정표시장치 (Liquid Crystal Display; 이하 LCD라 함), 유기발광 다이오드(Organic Luminescence Emitted Diode; 이하 OLED라 함) 등 평판 디스플레이의 구동 소자 또는 스위칭 소자나, 메모리 소자의 주변 회로 구성을 위한 소자 등 다양한 전자 소자에 적용될 수 있다.
한편, 본 발명의 다른 실시 예에 따른 산화물 박막트랜지스터를 구비한 액정표시장치용 어레이기판 구조에 대해 도 7을 참조하여 설명하면 다음과 같다.
도 7은 본 발명의 다른 실시 예에 따른 산화물 박막트랜지스터를 구비한 표시장치용 어레이기판의 개략적인 단면도이다.
여기서, 본 발명의 다른 실시 예에 따른 산화물 박막트랜지스터를 구비한 액정표시장치용 어레이기판 구조는 횡전계 모드(In-Plane Switching Mode) 의 액정표시장치에 적용하는 경우를 예로 들어 설명하기로 한다.
본 발명의 다른 실시 예에 따른 산화물 박막트랜지스터를 구비한 액정표시장치용 어레이기판은, 도 7에 도시된 바와 같이, 기판(201)상에 형성된 게이트전극 (203a)과; 상기 게이트전극(203a)을 포함한 기판 전면에 형성된 게이트 절연막 (207)과; 상기 게이트전극(203a) 상측의 게이트 절연막(207) 상에 형성된 액티브층 (209)과; 상기 액티브층(209) 상에 형성된 식각정지층패턴(213a)과; 상기 식각정지층패턴(213a) 상에 형성되고 서로 이격된 소스부(215a) 및 드레인부(215b)와; 상기 소스부(215a) 및 드레인부(215b)를 포함한 기판 전면에 형성되고, 상기 액티브층 (209)을 노출시키는 소스전극 콘택홀(미도시, 도 8i의 225a 참조)과 드레인전극 콘택홀(미도시, 도 8i의 225b 참조)을 구비한 패시베이션막(223)과; 상기 패시베이션막 (223) 상에 형성되고, 상기 소스전극 콘택홀을 통해 상기 소스부(215a)와 상기 액티브층(209)에 접촉된 소스전극(227a)과, 상기 드레인전극 콘택홀을 통해 상기 드레인부(215b)와 상기 액티브층(209)에 접촉된 드레인전극(227b)과; 상기 패시베이션막(223) 상에 형성되고, 상기 드레인전극 (227b)으로부터 연장되어 분기된 화소전극(227c)과 이 화소전극(227c)과 이격된 다수의 분기된 공통전극(227d);을 포함하여 구성된다.
여기서, 상기 게이트전극(203a)은 실리콘, 유리, 플라스틱 또는 다른 적절한 물질을 포함하여 이루어지거나, 금속 또는 다른 적절한 도전 물질로 이루어질 수 있다. 예컨대, 상기 게이트전극(203a)으로는, 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Indium Gallium Zinc Oixde; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oixe; IGO), 산화인듐아연 (Indium Zinc Oxide; IZO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐 (In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 또는 상기 게이트 전극(203a)의 형성 물질로는, 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
또한, 상기 게이트 절연막(207)으로는 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
그리고, 상기 액티브층(209)은 소스전극(227a)과 드레인전극(227b) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘(a-Si) 재질 대신에 실리콘(Si)을 포함하는 산화물 반도체로 이루어진다.
이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘 (Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 액티브층(109)은 인듐아연 복합 산화물 (InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
상기 액티브층(209)이 SIZO로 이루어지는 경우, 액티브층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
한편, 상기 액티브층(209)으로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨 (Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
또한, 상기 식각정지층패턴(213a)은 산화실리콘(SiO2)과 질화실리콘 (SiNx)으로 이루어진 무기 절연물질 중에서 어느 하나를 선택하여 사용한다.
그리고, 상기 소스부(215a) 및 드레인부(215b)는 상기 게이트전극(203a)과 마찬가지로 금속 또는 다른 적절한 도전물질을 포함하여 이루어질 수 있다. 예컨대, 상기 소스부(215a) 및 드레인부(215b)는 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Indium Gallium Zinc Oixde; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oixe; IGO), 산화인듐아연 (Indium Zinc Oxide; IZO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐 (In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 또는, 상기 소스부(215a) 및 드레인부(215b)는 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
특히, 상기 소스부(215a) 및 드레인부(215b)는 상기 식각정지층패턴(213a)의 영역 내에 한정하여 형성되며, 이들 소스부(215a) 및 드레인부(215b)는 상기 식각정지층패턴(213a) 영역 내에서 이격되어 형성된다. 이는 산화물 박막트랜지스터 제조시에, 하프톤 마스크를 이용한 마스크 공정시에, 상기 소스부(215a) 및 드레인부 (215b)가 상기 식각정지층패턴(213a)과 동일 마스크로 형성되기 때문에 가능하게 된다.
따라서, 상기 소스부(215a) 및 드레인부(215b)와 오버랩되는 식각정지층패턴 (213a)의 일측 및 타측 간 제1 폭(W1)과 제2 폭(W2)은 항상 동일하게 유지됨으로써, 상기 소스부(215a) 및 드레인부(215b)과 식각정지층패턴(213a) 간의 오정렬(misalign)이 방지된다.
그리고, 상기 소스전극(223a) 및 드레인전극(223b)은 상기 드레인전극 (223b)으로부터 연장되어 다수의 분기된 화소전극(227c)과 공통전극(227d)으로도 사용되어야 하기 때문에 투명한 도전 물질로 이루어지는데, 상기 투명한 도전 물질로는 ITO (Indium Tin Oxide), IZO(Indium Zinc Oxide)를 포함한 투명한 물질 그룹 중에서 선택된 어느 하나를 사용한다.
특히, 상기 소스전극(223a) 및 드레인전극(223b)은 각각 소스부(215a) 및 드레인부(215b) 상부를 포함한 상기 액티브층(209)의 노출된 부분과도 접촉되도록 형성됨으로써, 채널이 상기 소스전극(223a) 및 드레인전극(223b)와 연결되어 박막트랜지스터 특성이 나타나게 된다.
한편, 이와 같은 구성으로 이루어지는 본 발명의 다른 실시 예에 따른 산화물 박막트랜지스터를 구비한 액정표시장치용 어레이기판 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 8a 내지 8k는 본 발명의 다른 실시 예에 따른 산화물 박막 트랜지스터를 구비한 액정표시장치용 어레이기판의 제조공정 단면도들이다.
도 8a를 참조하면, 기판(201)상에 게이트전극용 제1 도전물질을 스퍼터링방법으로 증착하여 제1 도전층(203)을 형성하고, 그 위에 제1 감광막(미도시)을 도포한 후, 포토리소그라피 공정기술을 이용한 제1 마스크 공정을 통해 상기 제1 감광막(미도시)을 패터닝하여 제1 감광막패턴(205)을 형성한다.
이때, 상기 제1 도전층(203)은 실리콘, 유리, 플라스틱 또는 다른 적절한 물질을 포함하여 이루어지거나, 금속 또는 다른 적절한 도전 물질로 이루어질 수 있다. 예컨대, 상기 게이트전극(203a)으로는, 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Indium Gallium Zinc Oixde; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oixe; IGO), 산화인듐아연 (Indium Zinc Oxide; IZO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐 (In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 또는 상기 제1 도전층(203)의 형성 물질로는, 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
그 다음, 도 8b를 참조하면, 상기 제1 감광막패턴(205)을 식각 마스크로 상기 제1 도전층(203)을 선택적으로 식각하여 게이트전극(203a)을 형성한다.
이어서, 도 8c를 참조하면, 상기 제1 감광막패턴(205)을 제거하고, 상기 게이트전극(203a)을 포함한 기판 전면에 게이트 절연막(207)을 형성한다. 이때, 상기 게이트 절연막(207)으로는 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄 (ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
이어서, 상기 게이트 절연막(207) 상에 산화물 반도체 물질을 이용하여 반도체층(미도시)을 형성하고, 그 위에 제2 감광막(미도시)을 도포한다.
그 다음, 도면에는 도시하지 않았지만, 포토리소그라피 공정기술을 이용한 제2 마스크 공정을 통해 상기 제2 감광막(미도시)을 패터닝하여 제2 감광막패턴 (미도시)을 형성한다.
이어서, 도 8c를 참조하면, 상기 제2 감광막패턴(미도시)을 식각 마스크로 상기 반도체층(미도시)을 선택적으로 제거하여, 상기 게이트전극(203a) 상측의 게이트 절연막(207) 상에 액티브층(209)을 형성한다. 이때, 상기 액티브층(209)은 소스전극(미도시)과 드레인전극(미도시) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘(a-Si) 재질 대신에 실리콘(Si)을 포함하는 산화물 반도체로 이루어진다.
이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘 (Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 액티브패턴(109a)은 인듐아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
상기 액티브층(209)이 SIZO로 이루어지는 경우, 액티브층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
한편, 상기 액티브층(209)으로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨 (Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
그 다음, 도 8d를 참조하면, 상기 액티브층(209)을 포함한 기판 전면에 식각정지층(213)과 제2 도전층(215)을 차례로 적층하고, 그 위에 다시 제3 감광막(217)을 도포한다. 이때, 상기 식각정지층(213)은 산화실리콘(SiO2)과 질화실리콘 (SiNx)으로 이루어진 무기 절연물질 중에서 어느 하나를 선택하여 사용한다.
또한, 상기 제2 도전층(215)은 상기 게이트전극(203a)과 마찬가지로 금속 또는 다른 적절한 도전물질을 포함하여 이루어질 수 있다. 예컨대, 상기 제2 도전층 (117)은 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Indium Gallium Zinc Oixde; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨 (Indium Gallium Oixe; IGO), 산화인듐아연 (Indium Zinc Oxide; IZO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐 (In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 또는, 상기 제2 도전층(215)은 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
이어서, 하프톤 마스크(Half-Ton Mask)(221)를 이용한 포토리소그라피 공정기술을 통해 노광 공정을 실시한다. 이때, 상기 하프톤 마스크(221)는 제1 광차단패턴(221a)과 제2 광차단패턴(221b)을 포함하고 있는데, 상기 제1 광차단패턴 (221a)은 광을 전부 차단하는 역할을 담당하고, 상기 제2 광차단패턴(221b)은 광의 일부는 투과시키고, 나머지는 차단하는 역할을 담당한다.
그 다음, 도 8e를 참조하면, 상기 노광 공정을 통해 광이 투과된 제3 감광막 (217) 부분을 현상 공정을 통해 제거하여, 두께가 다른 제3 감광막패턴(217a, 217b)을 형성한다. 이때, 두께가 얇은 제3 감광막패턴(217b)은 상기 액티브층 (209)의 채널영역 상부에 위치하며, 두께가 두꺼운 제3 감광막패턴(217a)은 후속 공정에서 형성될 소스부 및 드레인부 상부에 위치하게 된다.
이어서, 도 8f에 도시된 바와 같이, 상기 제3 감광막패턴(217a, 217b)을 식각 마스크로 상기 제2 도전층(215)과 식각정지층(213)을 선택적으로 식각하여 식각정지층패턴(213a)을 형성한다. 이때, 상기 식각정지층패턴(213a)은 상기 액티브층 (209) 보다 면적이 작으며, 상기 액티브층(209)의 일부는 외부로 노출된 상태가 된다.
그 다음, 도 8g를 참조하면, 상기 제3 감광막패턴(217a, 217b) 중에서, 상기 제3 감광막패턴(217b)이 완전 제거될 때까지 에싱(Ashing) 공정을 실시한다. 이때, 상기 제3 감광막패턴(217a) 일부도 함께 제거된다. 또한, 상기 제3 감광막패턴 (217b)이 완전 제거됨으로 인해, 그 하부의 제2 도전층(215) 부분이 외부로 노출된다.
이어서, 도 8h를 참조하면, 상기 제3 감광막패턴(217a)을 식각 마스크로 상기 제2 도전층(215)의 노출된 부분을 식각하여, 서로 이격된 소스부(215a) 및 드레인부(215b)를 형성한다. 이때, 상기 소스부(215a) 및 드레인부(215b)는 상기 식각정지층패턴(213a)의 영역 내에 한정하여 형성되며, 이들 소스부(215a) 및 드레인부 (215b)는 상기 식각정지층패턴(213a) 영역 내에서 이격되어 형성된다. 이는 산화물 박막트랜지스터 제조시에, 하프톤 마스크를 이용한 마스크 공정시에, 상기 소스부 (215a) 및 드레인부(215b)가 상기 식각정지층패턴(213a)과 동일 마스크로 형성되기 때문에 가능하게 된다. 이때, 상기 소스부(215a) 및 드레인부(215b) 형성시에, 데이터배선 (미도시)도 함께 형성된다.
따라서, 상기 소스부(215a) 및 드레인부(215b)와 오버랩되는 식각정지층패턴 (213a)의 일측 및 타측 간 제1 폭(W1)과 제2 폭(W2)은 항상 동일하게 유지됨으로 써, 상기 소스부(215a) 및 드레인부(215b)과 식각정지층패턴(213a) 간의 오정렬 (misalign)이 방지된다.
그 다음, 상기 소스부(215a) 및 드레인부(215b)를 포함한 기판 전면에 패시베이션막(223)을 증착한다. 이때, 상기 패시베이션막(223)으로는 질화막 및 산화막을 포함하는 무기절연물질 또는 유기절연물질 중에서 어느 하나를 선택하여 사용할 수 있다.
이어서, 도면에는 도시하지 않았지만, 상기 패시베이션막(223) 상부에 제4 감광막(미도시)을 도포하고, 포토리소그라피 공정기술을 이용한 제4 마스크 공정을 통해 상기 제4 감광막(미도시)을 선택적으로 패터닝하여, 제4 감광막패턴(미도시)을 형성한다.
그 다음, 도 8i를 참조하면, 상기 제4 감광막패턴(미도시)을 식각 마스크로 상기 패시베이션막 (223)을 선택적으로 식각하여, 상기 소스부(215a) 및 드레인부 (215b) 각각과 상기 액티브층(209)을 노출시키는 소스전극 콘택홀(225a) 및 드레인전극 콘택홀(225b)을 동시에 형성한다.
이어서, 도 8j를 참조하면, 상기 제4 감광막패턴(미도시)을 제거하고, 상기 소스전극 콘택홀(225a) 및 드레인전극 콘택홀(225b)을 포함한 패시베이션막(223) 상부에 제3 도전층(227)을 스퍼터링 방법으로 증착하고, 그 위에 제5 감광막(미도시)을 도포한다. 이때, 상기 제3 도전층(227)으로는, 그리고, 소스전극과 드레인전극 뿐만 아니라 드레인전극으로부터 연장되어 다수의 분기된 화소전극과 공통전극으로도 사용되어야 하기 때문에 투명한 도전 물질로 이루어지는데, 상기 투명한 도전 물질로는 ITO (Indium Tin Oxide), IZO(Indium Zinc Oxide)를 포함한 투명한 물질 그룹 중에서 선택된 어느 하나를 사용한다.
그 다음, 도면에는 도시하지 않았지만, 포토리소그라피 공정기술을 이용한 제5 마스크 공정을 통해 상기 제5 감광막(미도시)을 패터닝하여, 제5 감광막패턴 (미도시)을 형성한다.
이어서, 도 8k를 참조하면, 상기 제5 감광막패턴(미도시)을 식각마스크로, 상기 제3 도전층(227)을 선택적으로 식각하여, 상기 소스부(215a)와 상기 액티브층 (209)에 접촉된 소스전극(227a)과, 상기 드레인부(215b)와 상기 액티브층(209)에 접촉된 드레인전극(227b)과 함께, 상기 드레인전극(227b)으로부터 연장되어 다수 개로 분기된 화소전극(227c)과 이 화소전극(227c)과 서로 일정간격 이격된 다수의 분기된 공통전극(227d)를 동시에 형성함으로써, 본 발명의 다른 실시 예에 따른 산화물 박막트랜지스터를 구비한 액정표시장치용 어레이기판 제조공정을 완료한다. 이때, 상기 소스전극(227a) 및 드레인전극(227b)은 각각 소스부(215a) 및 드레인부 (215b) 상부를 포함한 상기 액티브층(209)의 노출된 부분과도 접촉되도록 형성됨으로써, 채널이 상기 소스전극(227a) 및 드레인전극(227b)과 연결되어 박막트랜지스터 특성이 나타나게 된다.
이상에서와 같이, 본 발명에 따르면, 소스부 및 드레인부 또는 데이터배선 형성시에 하프톤 마스크(half-ton mask)를 적용하여 소스부 및 드레인부 또는 데이터배선과 식각정지층을 동일 마스크로 형성할 수 있어, 소스부 및 드레인부와 식각정지층이 오정렬되는 현상이 제거된다.
또한, 본 발명에 따르면, 소스부 및 드레인부와 식각 정지층을 하프톤 마스크를 적용하여 형성할 수 있기 때문에, 소스부 및 드레인부와 식각정지층 간의 정렬 마진(align margin)이 감소함에 따라 단채널(short channel) 구현이 가능하게 된다.
그리고, 본 발명에 따르면, 소스부 및 드레인부 또는 데이터배선 형성시에 하프톤 마스크(half-ton mask)를 적용하여 소스부 및 드레인부 또는 데이터배선과 식각정지층을 동일 마스크로 형성할 수 있어 포토 오정렬(photo misalign)이 제거됨에 따라, 공정 변동에 따른 소자 특성 차 및 기판 내의 소자 균일성 (uniformity) 특성이 향상된다.
더욱이, 본 발명에 따르면, 소스부 및 드레인부와 식각 정지층을 하프톤 마스크를 적용하여 형성할 수 있기 때문에 마스크 수가 저감되어 제조 비용이 절감되는 효과가 있다.
따라서, 본 발명에 따른 산화물 박막트랜지스터를 구비한 액정표시장치용 어레이기판 및 그 제조방법은, 액티브층 이 실리콘을 포함하는 산화물 반도체로 이루어지므로 높은 전자 이동도를 가지며, 생산 단가가 낮은 이점이 있다. 또한, 상기 액티브층의 제조 공정은 상온에서도 수행 가능하므로 공정을 용이하게 할 수 있다.
본 발명에 따른 산화물 박막트랜지스터를 구비한 액정표시장치용 어레이기판은, 액정표시장치(Liquid Crystal Display; 이하 LCD라 함) 뿐만 아니라, 유기발광 다이오드(Organic Luminescence Emitted Diode; 이하 OLED라 함) 등 평판 디스플레이의 구동 소자 또는 스위칭 소자나, 메모리 소자의 주변 회로 구성을 위한 소자 등 다양한 전자 소자에 적용될 수 있다.
또 한편, 본 발명의 또 다른 실시 예에 따른 산화물 박막트랜지스터를 구비한 액정표시장치용 어레이기판 구조에 대해 도 9를 참조하여 설명하면 다음과 같다.
도 9는 본 발명의 또 다른 실시 예에 따른 산화물 박막트랜지스터를 구비한 표시장치용 어레이기판의 개략적인 단면도이다.
여기서, 본 발명의 또 다른 실시 예에 따른 산화물 박막트랜지스터를 구비한 액정표시장치용 어레이기판 구조는 에이에이치 횡전계 모드(Advanced Horizontal In-Plane Switching Mode) (즉, FFS모드; Fringe Field Switching Mode)의 액정표시장치에 적용하는 경우를 예로 들어 설명하기로 한다.
본 발명의 또 다른 실시 예에 따른 산화물 박막트랜지스터를 구비한 액정표시장치용 어레이기판은, 도 9에 도시된 바와 같이, 기판(301)상에 형성된 게이트전극(303a)과; 상기 게이트전극(303a)을 포함한 기판 전면에 형성된 게이트 절연막 (307)과; 상기 게이트전극(303a) 상측의 게이트 절연막(307) 상에 형성된 액티브층 (309)과; 상기 액티브층(309) 상에 형성된 식각정지층패턴(313a)과; 상기 식각정지층패턴(313a) 상에 형성되고 서로 이격된 소스부(315a) 및 드레인부(315b)와; 상기 소스부(315a)를 포함한 액티브층(309)과 접촉된 소스전극(323a)과, 상기 드레인부 (315b)을 포함한 액티브층(309)과 접촉된 드레인전극(323b)와; 상기 드레인전극 (323b)으로부터 연장된 대면적의 화소전극(323c)과; 상기 소스전극(323a) 및 드레인전극(323b)과 화소전극(323c)을 포함한 기판 전면에 형성된 패시베이션막(325)과; 상기 패시베이션막(325) 상부에 형성되고, 서로 이격되어 상기 화소전극(323c)과 대응하는 다수의 공통전극(327a)을 포함하여 구성된다.
여기서, 상기 게이트전극(303a)은 실리콘, 유리, 플라스틱 또는 다른 적절한 물질을 포함하여 이루어지거나, 금속 또는 다른 적절한 도전 물질로 이루어질 수 있다. 예컨대, 상기 게이트전극(303a)으로는, 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Indium Gallium Zinc Oixde; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oixe; IGO), 산화인듐아연 (Indium Zinc Oxide; IZO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐 (In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 또는 상기 게이트 전극(203a)의 형성 물질로는, 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
또한, 상기 게이트 절연막(307)으로는 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
그리고, 상기 액티브층(309)은 소스전극(323a)과 드레인전극(323b) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘(a-Si) 재질 대신에 실리콘(Si)을 포함하는 산화물 반도체로 이루어진다.
이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘 (Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 액티브층(309)은 인듐아연 복합 산화물 (InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
상기 액티브층(309)이 SIZO로 이루어지는 경우, 액티브층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
한편, 상기 액티브층(309)으로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨 (Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
또한, 상기 식각정지층패턴(313a)은 산화실리콘(SiO2)과 질화실리콘 (SiNx)으로 이루어진 무기 절연물질 중에서 어느 하나를 선택하여 사용한다.
그리고, 상기 소스부(315a) 및 드레인부(315b)는 상기 게이트전극(203a)과 마찬가지로 금속 또는 다른 적절한 도전물질을 포함하여 이루어질 수 있다. 예컨대, 상기 소스부(315a) 및 드레인부(315b)는 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Indium Gallium Zinc Oixde; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oixe; IGO), 산화인듐아연 (Indium Zinc Oxide; IZO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐 (In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 또는, 상기 소스부(315a) 및 드레인부(315b)는 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
특히, 상기 소스부(315a) 및 드레인부(315b)는 상기 식각정지층패턴(313a)의 영역 내에 한정하여 형성되며, 이들 소스부(315a) 및 드레인부(315b)는 상기 식각정지층패턴(313a) 영역 내에서 이격되어 형성된다. 이는 산화물 박막트랜지스터 제조시에, 하프톤 마스크를 이용한 마스크 공정시에, 상기 소스부(315a) 및 드레인부 (315b)가 상기 식각정지층패턴(313a)과 동일 마스크로 형성되기 때문에 가능하게 된다.
따라서, 상기 소스부(315a) 및 드레인부(315b)와 오버랩되는 식각정지층패턴 (313a)의 일측 및 타측 간 제1 폭(W1)과 제2 폭(W2)은 항상 동일하게 유지됨으로써, 상기 소스부(315a) 및 드레인부(315b)과 식각정지층패턴(313a) 간의 오정렬(misalign)이 방지된다.
그리고, 상기 소스전극(323a) 및 드레인전극(323b)은 상기 드레인전극 (323b)으로부터 연장되어 대면적의 화소전극(323c)으로도 사용되어야 하기 때문에 투명한 도전 물질로 이루어지는데, 상기 투명한 도전 물질로는 ITO (Indium Tin Oxide), IZO(Indium Zinc Oxide)를 포함한 투명한 물질 그룹 중에서 선택된 어느 하나를 사용한다.
또한, 상기 공통전극(327a)도 투명한 도전 물질로 이루어지는데, 상기 투명한 도전 물질로는 ITO (Indium Tin Oxide), IZO(Indium Zinc Oxide)를 포함한 투명한 물질 그룹 중에서 선택된 어느 하나를 사용한다.
특히, 상기 소스전극(323a) 및 드레인전극(323b)은 각각 소스부(315a) 및 드레인부(315b) 상부를 포함한 상기 액티브층(309)의 노출된 부분과도 접촉되도록 형성됨으로써, 채널이 상기 소스전극(323a) 및 드레인전극(323b)와 연결되어 박막트랜지스터 특성이 나타나게 된다.
이와 같은 구성으로 이루어지는 본 발명의 또 다른 실시 예에 따른 산화물 박막트랜지스터를 구비한 액정표시장치용 어레이기판 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 10a 내지 10k는 본 발명의 또 다른 실시 예에 따른 산화물 박막 트랜지스터를 구비한 액정표시장치용 어레이기판의 제조공정 단면도들이다.
도 10a를 참조하면, 기판(301)상에 게이트전극용 제1 도전물질을 스퍼터링방법으로 증착하여 제1 도전층(303)을 형성하고, 그 위에 제1 감광막(미도시)을 도포한 후, 포토리소그라피 공정기술을 이용한 제1 마스크 공정을 통해 상기 제1 감광막(미도시)을 패터닝하여 제1 감광막패턴(305)을 형성한다.
이때, 상기 제1 도전층(303)은 실리콘, 유리, 플라스틱 또는 다른 적절한 물질을 포함하여 이루어지거나, 금속 또는 다른 적절한 도전 물질로 이루어질 수 있다. 예컨대, 상기 게이트전극(303a)으로는, 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Indium Gallium Zinc Oixde; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oixe; IGO), 산화인듐아연 (Indium Zinc Oxide; IZO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐 (In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 또는 상기 제1 도전층(203)의 형성 물질로는, 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
그 다음, 도 10b를 참조하면, 상기 제1 감광막패턴(305)을 식각 마스크로 상기 제1 도전층(303)을 선택적으로 식각하여 게이트전극(303a)을 형성한다.
이어서, 도 10c를 참조하면, 상기 제1 감광막패턴(305)을 제거하고, 상기 게이트전극(303a)을 포함한 기판 전면에 게이트 절연막(307)을 형성한다. 이때, 상기 게이트 절연막(307)으로는 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄 (ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
이어서, 상기 게이트 절연막(307) 상에 산화물 반도체 물질을 이용하여 반도체층(미도시)을 형성하고, 그 위에 제2 감광막(미도시)을 도포한다.
그 다음, 도면에는 도시하지 않았지만, 포토리소그라피 공정기술을 이용한 제2 마스크 공정을 통해 상기 제2 감광막(미도시)을 패터닝하여 제2 감광막패턴 (미도시)을 형성한다.
이어서, 도 10c를 참조하면, 상기 제2 감광막패턴(미도시)을 식각 마스크로 상기 반도체층(미도시)을 선택적으로 제거하여, 상기 게이트전극(303a) 상측의 게이트 절연막(307) 상에 액티브층(309)을 형성한다. 이때, 상기 액티브층(309)은 소스전극(미도시)과 드레인전극(미도시) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘(a-Si) 재질 대신에 실리콘(Si)을 포함하는 산화물 반도체로 이루어진다.
이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘 (Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 액티브패턴(109a)은 인듐아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
상기 액티브층(309)이 SIZO로 이루어지는 경우, 액티브층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
한편, 상기 액티브층(309)으로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨 (Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
그 다음, 도 10d를 참조하면, 상기 액티브층(209)을 포함한 기판 전면에 식각정지층(313)과 제2 도전층(315)을 차례로 적층하고, 그 위에 다시 제3 감광막 (317)을 도포한다. 이때, 상기 식각정지층(313)은 산화실리콘(SiO2)과 질화실리콘 (SiNx)으로 이루어진 무기 절연물질 중에서 어느 하나를 선택하여 사용한다.
또한, 상기 제2 도전층(315)은 상기 게이트전극(303a)과 마찬가지로 금속 또는 다른 적절한 도전물질을 포함하여 이루어질 수 있다. 예컨대, 상기 제2 도전층 (117)은 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Indium Gallium Zinc Oixde; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨 (Indium Gallium Oixe; IGO), 산화인듐아연 (Indium Zinc Oxide; IZO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐 (In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 또는, 상기 제2 도전층(315)은 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
이어서, 하프톤 마스크(Half-Ton Mask)(321)를 이용한 포토리소그라피 공정기술을 통해 노광 공정을 실시한다. 이때, 상기 하프톤 마스크(321)는 제1 광차단패턴(321a)과 제2 광차단패턴(321b)을 포함하고 있는데, 상기 제1 광차단패턴 (321a)은 광을 전부 차단하는 역할을 담당하고, 상기 제2 광차단패턴(321b)은 광의 일부는 투과시키고, 나머지는 차단하는 역할을 담당한다.
그 다음, 도 10e를 참조하면, 상기 노광 공정을 통해 광이 투과된 제3 감광막 (317) 부분을 현상 공정을 통해 제거하여, 두께가 다른 제3 감광막패턴(317a, 317b)을 형성한다. 이때, 두께가 얇은 제3 감광막패턴(317b)은 상기 액티브층 (309)의 채널영역 상부에 위치하며, 두께가 두꺼운 제3 감광막패턴(317a)은 후속 공정에서 형성될 소스부 및 드레인부 상부에 위치하게 된다.
이어서, 도 10f에 도시된 바와 같이, 상기 제3 감광막패턴(317a, 317b)을 식각 마스크로 상기 제2 도전층(315)과 식각정지층(313)을 선택적으로 식각하여 식각정지층패턴(313a)을 형성한다. 이때, 상기 식각정지층패턴(313a)은 상기 액티브층 (309) 보다 면적이 작으며, 상기 액티브층(309)의 일부는 외부로 노출된 상태가 된다.
그 다음, 도 10g를 참조하면, 상기 제3 감광막패턴(317a, 317b) 중에서, 상기 제3 감광막패턴(317b)이 완전 제거될 때까지 에싱(Ashing) 공정을 실시한다. 이때, 상기 제3 감광막패턴(317a) 일부도 함께 제거된다. 또한, 상기 제3 감광막패턴 (317b)이 완전 제거됨으로 인해, 그 하부의 제2 도전층(315) 부분이 외부로 노출된다.
이어서, 도 10h를 참조하면, 상기 제3 감광막패턴(317a)을 식각 마스크로 상기 제2 도전층(315)의 노출된 부분을 식각하여, 서로 이격된 소스부(315a) 및 드레인부(315b)를 형성한다. 이때, 상기 소스부(315a) 및 드레인부(315b)는 상기 식각정지층패턴(313a)의 영역 내에 한정하여 형성되며, 이들 소스부(315a) 및 드레인부 (315b)는 상기 식각정지층패턴(313a) 영역 내에서 이격되어 형성된다. 이는 산화물 박막트랜지스터 제조시에, 하프톤 마스크를 이용한 마스크 공정시에, 상기 소스부 (315a) 및 드레인부(315b)가 상기 식각정지층패턴(313a)과 동일 마스크로 형성되기 때문에 가능하게 된다. 이때, 상기 소스부(315a) 및 드레인부(315b) 형성시에, 데이터배선 (미도시)도 함께 형성된다.
따라서, 상기 소스부(315a) 및 드레인부(315b)와 오버랩되는 식각정지층패턴 (313a)의 일측 및 타측 간 제1 폭(W1)과 제2 폭(W2)은 항상 동일하게 유지됨으로 써, 상기 소스부(315a) 및 드레인부(315b)과 식각정지층패턴(313a) 간의 오정렬 (misalign)이 방지된다.
그 다음, 상기 소스부(315a) 및 드레인부(315b)를 포함한 기판 전면에, 제3 도전층(323)을 증착하고, 그 위에 제4 감광막(미도시)을 도포한다. 이때, 상기 제3 도전층(323)은 드레인전극으로부터 연장되어 대면적의 화소전극으로도 사용되어야 하기 때문에 투명한 도전 물질로 이루어지는데, 상기 투명한 도전 물질로는 ITO (Indium Tin Oxide), IZO(Indium Zinc Oxide)를 포함한 투명한 물질 그룹 중에서 선택된 어느 하나를 사용한다.
이어서, 도면에는 도시하지 않았지만, 포토리소그라피 공정기술을 이용한 제4 마스크 공정을 통해 상기 제4 감광막(미도시)을 선택적으로 패터닝하여, 제4 감광막패턴(미도시)을 형성한다.
그 다음, 도 10i를 참조하면, 상기 제4 감광막패턴(미도시)을 식각마스크로 상기 제3 도전층(323)을 선택적으로 식각하여, 소스전극(323a)과 드레인전극(323b)과 함께 이 드레인전극(323b)으로부터 연장된 대면적의 화소전극(323c)을 동시에 형성한다. 이때, 상기 소스전극(323a) 및 드레인전극(323b)은 각각 소스부(315a) 및 드레인부(315b) 상부를 포함한 상기 액티브층(309)의 노출된 부분과도 접촉되도록 형성됨으로써, 채널이 상기 소스전극(323a) 및 드레인전극(323b)과 연결되어 박막트랜지스터 특성이 나타나게 된다.
이어서, 도 10j를 참조하면, 상기 소스전극(323a)과 드레인전극(323b) 및 화소전극(323c)을 포함한 기판 전면에 패시베이션막(325)을 증착한다. 이때, 상기 패시베이션막(325)으로는 질화막 및 산화막을 포함하는 무기절연물질 또는 유기절연물질 중에서 어느 하나를 선택하여 사용할 수 있다.
그 다음, 상기 패시베이션막(325) 상부에 제4 도전층(327)을 스퍼터링 방법으로 증착하고, 그 위에 제5 감광막(미도시)을 도포한다. 이때, 상기 제4 도전층 (327)으로는, 투명한 도전 물질을 사용하는데, 상기 투명한 도전 물질로는 ITO (Indium Tin Oxide), IZO(Indium Zinc Oxide)를 포함한 투명한 물질 그룹 중에서 선택된 어느 하나를 사용한다.
이어서, 도면에는 도시하지 않았지만, 포토리소그라피 공정기술을 이용한 제5 마스크 공정을 통해 상기 제5 감광막(미도시)을 패터닝하여, 제5 감광막패턴 (미도시)을 형성한다.
이어서, 도 10k를 참조하면, 상기 제5 감광막패턴(미도시)을 식각마스크로, 상기 제4 도전층(327)을 선택적으로 식각하여, 상기 화소전극(323c)와 대응하는 다수의 분기된 공통전극(327a)을 형성함으로써, 본 발명의 또 다른 실시 예에 따른 산화물 박막트랜지스터를 구비한 액정표시장치용 어레이기판 제조공정을 완료한다.
이상에서와 같이, 본 발명에 따르면, 소스부 및 드레인부 또는 데이터배선 형성시에 하프톤 마스크(half-ton mask)를 적용하여 소스부 및 드레인부 또는 데이터배선과 식각정지층을 형성할 수 있어, 소스부 및 드레인부와 식각정지층이 오정렬되는 현상이 제거된다.
또한, 본 발명에 따르면, 소스부 및 드레인부와 식각 정지층을 하프톤 마스크를 적용하여 형성할 수 있기 때문에, 소스부 및 드레인부와 식각정지층 간의 정렬 마진(align margin)이 감소함에 따라 단채널(short channel) 구현이 가능하게 된다.
그리고, 본 발명에 따르면, 소스부 및 드레인부 또는 데이터배선 형성시에 하프톤 마스크(half-ton mask)를 적용하여 소스부 및 드레인부 또는 데이터배선과 식각정지층을 형성할 수 있어 포토 오정렬(photo misalign)이 제거됨에 따라, 공정 변동에 따른 소자 특성 차 및 기판 내의 소자 균일성 (uniformity) 특성이 향상된다.
더욱이, 본 발명에 따르면, 소스부 및 드레인부와 식각 정지층을 하프톤 마스크를 적용하여 형성할 수 있기 때문에 마스크 수가 저감되어 제조 비용이 절감되는 효과가 있다.
따라서, 본 발명에 따른 산화물 박막트랜지스터를 구비한 액정표시장치용 어레이기판 및 그 제조방법은, 액티브층 이 실리콘을 포함하는 산화물 반도체로 이루어지므로 높은 전자 이동도를 가지며, 생산 단가가 낮은 이점이 있다. 또한, 상기 액티브층의 제조 공정은 상온에서도 수행 가능하므로 공정을 용이하게 할 수 있다.
한편, 본 발명에 따른 산화물 박막 트랜지스터는 기존의 비정질 실리콘 박막트랜지스터(a-Si TFT)나 다결정 실리콘 박막트랜지스터(poly-Si TFT)를 대체할 수 있는 산화물 반도체 박막트랜지스터(oxide TFT) 소자 제작에 응용될 수 있다.
또한, 상기 박막트랜지스터를 기반으로 한 스위칭 및 구동 소자가 요구되는 평판디스플레이, 특히 액정디스플레이(LCD)와 유기발광디스플레이(OLED)에 적용될 수 있다.
최종적으로 액정디스플레이(LCD) 또는 유기발광디스플레이(OLED)를 채용한 평판디스플레이 제품, 핸드폰 및 모바일기기, 노트북, 모니터, TV제품에 적용된다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시 예의 예시로서 해석되어야 한다. 예를 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 박막트랜지스터의 구성 요소는 다양화할 수 있을 것이고, 구조 또한 다양한 형태로 변형할 수 있을 것이다.
또한, 본 발명의 산화물 박막 트랜지스터는 액정표시장치나 유기발광표시장치뿐만 아니라 메모리소자 및 논리 소자 분야에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시 예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100: 산화물 박막트랜지스터 103a: 게이트전극
107: 게이트 절연막 109: 액티브층
113a: 식각정지층패턴 115a: 소스부
115b: 드레인부 121: 하프톤 마스크
121a: 제1 광차단패턴 121b: 제2 광차단패턴
123a: 소스전극 123b: 드레인전극

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  9. 기판상에 형성된 게이트전극;
    상기 게이트전극을 포함한 기판 전면에 형성된 게이트 절연막;
    상기 게이트전극 상측의 게이트 절연막 상에 산화물 반도체로 형성된 액티브층;
    상기 액티브층 상에 형성된 식각정지층패턴과;
    상기 식각정지층패턴 상내에 서로 이격되어 형성되는 소스부 및 드레인부;
    상기 소스부 및 드레인부를 포함한 기판 전면에 형성되고, 상기 액티브층을 노출시키는 소스전극 콘택홀과 드레인전극 콘택홀을 구비한 패시베이션막;
    상기 패시베이션막 상부에 형성되고, 상기 소스전극 콘택홀을 통해 상기 소스부와 상기 액티브층에 접촉된 소스전극과, 상기 드레인전극 콘택홀을 통해 상기 드레인부와 상기 액티브층에 접촉된 드레인전극; 및
    상기 패시베이션막 상에 형성되고, 상기 드레인전극으로부터 연장된 다수의 분기된 화소전극과 이 화소전극과 이격된 다수의 분기된 공통전극;을 포함하여 구성되는 산화물 박막트랜지스터를 구비하고,
    상기 소스부와 상기 식각정지층패턴간의 오버랩되는 채널 길이 방향의 폭은 상기 드레인부와 상기 식각정지층패턴 간의 오버랩되는 채널 길이 방향의 폭과 동일한 것을 특징으로 하는 산화물 박막트랜지스터를 구비한 표시장치용 어레이기판.
  10. 제9항에 있어서, 상기 소스부 및 드레인부는 상기 액티브층 상에만 형성되는 것을 특징으로 하는 산화물 박막트랜지스터를 구비한 표시장치용 어레이기판.
  11. 삭제
  12. 삭제
  13. 기판상에 게이트전극을 형성하는 단계;
    상기 게이트전극을 포함한 기판 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트전극 상측의 게이트 절연막 상에 산화물 반도체로 이루어진 액티브층을 형성하는 단계;
    상기 액티브층을 포함한 기판 전면에 식각정지층과 도전층을 차례로 적층하는 단계;
    상기 도전층상에 감광막을 도포하고 하프톤 마스크를 이용한 노광 및 현상 공정으로 두께가 다른 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 도전층과 식각정지층을 선택적으로 식각하여 도전층패턴과 식각정지층패턴을 형성하는 단계;
    상기 감광막 패턴을 애싱 처리하고 잔류한 감광막 패턴을 마스크로 상기 도전층패턴을 선택적으로 식각하여 상기 식각정지층패턴 상내에 소스부 및 드레인부를 형성하는 단계;
    상기 감광막 패턴을 제거하고 상기 소스부 및 드레인부를 포함한 기판 전면에 상기 액티브층을 노출시키는 소스전극 콘택홀과 드레인전극 콘택홀을 구비한 패시베이션막을 형성하는 단계; 및
    상기 소스전극 콘택홀을 통해 상기 소스부와 상기 액티브층에 접촉된 소스전극과, 상기 드레인전극 콘택홀을 통해 상기 드레인부와 상기 액티브층에 접촉된 드레인전극과 함께 이 드레인전극으로부터 연장된 다수의 분기된 화소전극 및 상기 드레인전극으로부터 연장된 다수의 분기된 화소전극과 서로 이격된 다수의 공통전극을 형성하는 단계;를 포함하여 구성되는 산화물 박막트랜지스터를 구비한 표시장치용 어레이기판 제조방법.
  14. 제13항에 있어서, 상기 소스부 및 드레인부는 상기 액티브층 상에만 형성되는 것을 특징으로 하는 산화물 박막트랜지스터를 구비한 표시장치용 어레이기판 제조방법.
  15. 삭제
  16. 제13항에 있어서, 상기 소스부와 상기 식각정지층패턴 간의 오버랩되는 채널 길이 방향의 폭은 상기 드레인부와 상기 식각정지층패턴 간의 오버랩되는 채널 길이 방향의 폭과 동일한 것을 특징으로 하는 산화물 박막트랜지스터를 구비한 표시장치용 어레이기판 제조방법.
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