KR101985399B1 - 표시장치용 산화물 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 산화물 박막트랜지스터 및 그 제조방법에 관한 것으로, 개시된 발명은 기판상에 형성된 게이트전극과; 상기 게이트전극을 포함한 기판 전면에 형성된 게이트 절연막과; 상기 게이트전극 상측의 게이트 절연막 상에 형성된 액티브층과; 상기 액티브층 상에 형성된 식각정지층과; 상기 게이트전극의 측면 상부의 게이트절연막 상에 형성된 절연내압패턴과; 상기 절연내압패턴과 액티브층 상에 형성되고, 서로 이격된 소스전극 및 드레인전극;을 포함하여 구성된다.
Description
본 발명은 박막 트랜지스터에 관한 것으로서, 보다 상세하게는 표시장치용 산화물 박막 트랜지스터 및 그 제조방법에 관한 것이다.
비약적으로 성장하고 있는 평판디스플레이 시장에서 가장 큰 응용 대상으로 TV(Television) 제품이 있다. 현재 TV용 패널로서 액정디스플레이(LCD; Liquid Crystal Display)가 주축을 이루고 있는 가운데, 유기발광디스플레이도 TV로의 응용을 위해 많은 연구가 진행되고 있다.
현재의 TV 용 디스플레이 기술의 방향을 시장에서 요구하는 주요 항목에 초점을 맞추고 있는데, 시장에서 요구하는 사항으로는 대형 TV 또는 DID(Digital Information Display), 저가격, 고화질(동영상 표현력, 고해상도, 밝기, 명암비, 새재현력)이 있다.
이러한 요건에 부합되게 하기 위해서는 유리 등의 기판의 대형화와 함께, 비용 증가 없이 우수한 성능을 갖는 디스플레이 스위칭 및 구동소자로 적용될 박막 트랜지스터(TFT; Thin Film Transistor)가 필요하다.
따라서, 향후의 기술개발은 이러한 추세에 맞게 저가격으로 우수한 성능의 디스플레이 패널을 제작할 수 있는 TFT 제작 기술 확보에 초점이 맞춰져야 할 것이다.
디스플레이의 구동 및 스위칭 소자로서 대표적인 비정질 실리콘 박막트랜지스터(a-Si TFT)는 저가의 비용으로 2m가 넘는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 널리 쓰이는 소자이다.
그러나, 디스플레이의 대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되어, 이동도 0.5 cm2/Vs 수준의 기존의 a-Si TFT는 한계에 다다를 것으로 판단된다.
따라서, a-Si TFT보다 높은 이동도를 갖는 고성능 TFT 및 제조 기술이 필요하다. 또한, a-Si TFT는 최대의 약점으로서 동작을 계속함에 따라 소자 특성이 계속 열화되어 초기의 성능을 유지할 수 없는 신뢰성 상의 문제를 내포하고 있다.
이것은 a-Si TFT가 교류 구동의 LCD보다는 지속적으로 전류를 흘려 보내면서 동작하는 유기발광디스플레이(OLED; Organic Luminescene Emitted Diode)로 응용되기 힘든 주된 이유이다.
a-Si TFT 대비 월등히 높은 성능을 갖는 다결정 실리콘 박막트랜지스터 (poly-Si TFT)는 수십에서 수백 cm2/Vs의 높은 이동도를 갖기 때문에, 기존 a-Si TFT에서 실현하기 힘들었던 고화질 디스플레이에 적용할 수 있는 성능을 갖을 뿐만 아니라, a-Si TFT 대비 동작에 따른 소자특성 열화 문제가 매우 적다. 그러나, poly-Si TFT를 제작하기 위해서는 a-Si TFT에 비해 많은 수의 공정이 필요하고, 그에 다른 추가 장비 투자 역시 선행되어야 한다.
따라서, p-Si TFT는 디스플레이의 고화질화나 OLED와 같은 제품에 응용되기 적합하지만, 비용 면에서는 기존 a-Si TFT에 비해 열세이므로 응용이 제한적일 수 밖에 없다.
특히, p-Si TFT 의 경우, 제조장비의 한계나 균일도 불량과 같은 기술적인 문제로 현재까지는 1m가 넘는 대형 기판을 이용한 제조 공정이 실현되고 있지 않기 때문에, TV 제품으로의 응용이 어려운 것도, 고성능의 p-Si TFT가 쉽게 시장에 자리 잡기 힘들게 하는 요인이 되고 있다.
따라서, a-Si TFT의 장점(대형화, 저가격화, 균일도)과 poly-Si TFT의 장점(고성능, 신뢰성)을 모두 취할 수 있는 새로운 TFT기술에 대한 요구가 어느 때보다도 크며, 이에 대한 연구가 활발히 진행되고 있는데, 그 대표적인 것으로 산화물 반도체가 있다.
이러한 산화물 반도체인 경우 비정질 실리콘(a-Si) TFT에 비해 이동도 (mobility)가 높고, 다결정 실리콘(poly-Si) TFT에 비해서는 제조 공정이 간단하고 제작 비용이 낮다는 장점이 있어, 액정디스플레이(LCD) 및 유기전계발광소자(OLED)로서의 이용 가치가 높다.
이러한 관점에서, 산화물 반도체를 이용한 종래기술에 따른 산화물 박막트랜지스터 구조에 대해 도 1 및 2를 참조하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 산화물 박막 트랜지스터 구조의 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도로서, 종래기술에 따른 산화물 박막 트랜지스터의 개략적인 단면도이다.
종래기술에 따른 산화물 박막 트랜지스터(10)는, 도 1 내지 2에 도시된 바와 같이, 기판(11) 상에 일정 폭과 길이를 갖고 패턴된 게이트전극(13)과, 상기 게이트전극(13)을 포함한 기판(11) 전면에 형성된 게이트 절연막(15)과, 상기 게이트 전극(13) 상측을 포함한 게이트 절연막(15)의 상부에 형성되고 일정 모양으로 패턴 형성된 산화물 반도체로 이루어진 액티브층(17)과, 상기 액티브층(17) 상에 형성되고 일정 모양의 패턴으로 이루어진 식각정지층(19)과, 상기 식각정지층(19) 상부에서 서로 이격되고 상기 액티브층(17)과 게이트 절연막(15) 상부에 걸쳐 형성된 소스전극(21) 및 드레인전극(23)을 포함하여 구성된다.
여기서, 상기 식각정지층(19)은 상기 게이트전극(13)과 액티브층(17)과 오버랩되어 있으며, 상기 액티브층(17)의 채널영역 상부에 형성된다.
또한, 상기 소스전극(21) 및 드레인전극(23)은 상기 식각정지층(19) 상부에서 서로 이격되어 형성되고, 상기 식각정지층(19), 액티브층(17) 및 게이트 절연막 (15)에 걸쳐 형성된다.
그리고, 상기 소스전극(21) 및 드레인전극(23)과 오버랩되는 상기 게이트전극(13)의 측면에는 단차부(A)가 형성된다.
종래기술에 따른 산화물 박막트랜지스터 구조에 따르면, 상기 게이트전극 (13)의 측면과 오버랩되는 상기 소스전극(21) 및 드레인전극(23) 사이에 존재하는 단차부(A)에서 절연 내압이 약화될 수 있는데, 특히 상기 게이트전극(13)의 두께가 증가하거나, 상기 게이트절연막(15)의 두께가 감소함에 따라 상기 단차부(A)에서 절연 내압은 더욱더 저하된다.
또한, 종래기술에 따른 산화물 반도체 구조에 따르면, 액티브층(17) 및 식각정지층(19)을 형성하기 위해 액티브층 및 식각정지층 형성용 물질층들을 식각하게 되는데, 이때 이들 물질층 하부에 있는 게이트절연막(15)이 손실되어 막 두께가 감소하게 됨으로써 상기 단차부(A)에서 게이트전극(13)과 소스전극(21) 및 드레인전극(23) 간에 쇼트 불량이 발생할 수 있으며, 절연 내압도 감소하게 된다.
본 발명은 종래기술의 문제점들을 해결하기 위한 것으로, 본 발명의 목적은 소스전극 및 드레인전극과 오버랩되는 게이트전극의 단차부에 절연내압 패턴을 형성함으로써 단차부 구조가 개선되어 게이트전극과 소스전극 및 드레인전극 간 쇼트 불량을 방지할 수 있으며, 단차부에서의 게이트절연막의 손실이 방지되어 절연내압을 향상시킬 수 있는 산화물 박막트랜지스터 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 산화물 박막트랜지스터는, 기판상에 형성된 게이트전극과; 상기 게이트전극을 포함한 기판 전면에 형성된 게이트 절연막과; 상기 게이트전극 상측의 게이트 절연막 상에 형성된 액티브패턴과; 상기 액티브패턴 상에 형성된 식각정지층패턴과; 상기 게이트전극의 측면 상부의 게이트절연막 상에 형성된 절연내압패턴과; 상기 절연내압패턴과 액티브패턴 상에 형성되고, 서로 이격된 소스전극 및 드레인전극;을 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 산화물 박막트랜지스터 제조방법은, 기판상에 게이트전극을 형성하는 단계와; 상기 게이트전극을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트전극 상측의 게이트 절연막 상에 액티브패턴을 형성하는 단계와; 상기 액티브패턴 상에 식각정지층패턴을 형성하는 단계와; 상기 게이트전극의 측면 상부의 게이트절연막 상에 절연내압패턴을 형성하는 단계와; 상기 절연내압패턴을 포함한 상기 액티브패턴 상에 서로 이격된 소스전극 및 드레인전극을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 산화물 박막트랜지스터 및 그 제조방법에 따르면 다음과 같은 효과가 있다.
본 발명에 따른 산화물 박막트랜지스터 및 그 제조방법에 따르면, 소스전극 및 드레인전극과 오버랩되는 게이트전극의 단차부에 단층 구조 또는 이중 적층 구조의 절연내압패턴을 형성함으로써 단차부 구조가 개선되어 게이트전극과 소스전극 및 드레인전극 간 쇼트 불량을 방지할 수 있다.
또한, 본 발명에 따른 산화물 박막트랜지스터 및 그 제조방법에 따르면, 소스전극 및 드레인전극과 오버랩되는 게이트전극의 단차부에 단층 구조 또는 이중 적층 구조의 절연내압패턴을 형성함으로써 단차부에서의 게이트절연막의 손실이 방지되어 절연내압을 향상시킬 수 있으므로 소자의 신뢰성을 확보할 수 있다.
도 1은 종래기술에 따른 산화물 박막 트랜지스터 구조의 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도로서, 종래기술에 따른 산화물 박막 트랜지스터의 개략적인 단면도이다.
도 3은 본 발명의 제1 실시 예에 따른 산화물 박막 트랜지스터 구조의 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ선에 따른 단면도로서, 본 발명의 제1 실시 예에 따른 산화물 박막 트랜지스터의 개략적인 단면도이다.
도 5a 내지 5i는 본 발명의 제1 실시 예에 따른 산화물 박막 트랜지스터의 제조공정 단면도들이다.
도 6은 본 발명의 제2 실시 예에 따른 산화물 박막 트랜지스터 구조의 평면도이다.
도 7은 본 발명의 제3 실시 예에 따른 산화물 박막 트랜지스터 구조의 평면도이다.
도 8은 도 7의 Ⅷ-Ⅷ선에 따른 단면도로서, 본 발명의 제3 실시 예에 따른 산화물 박막트랜지스터의 개략적인 단면도이다.
도 9a 내지 9i는 본 발명의 제3 실시 예에 따른 산화물 박막트랜지스터의 제조 공정 단면도들이다.
도 10은 본 발명의 제4 실시 예에 따른 산화물 박막트랜지스터의 개략적인 단면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도로서, 종래기술에 따른 산화물 박막 트랜지스터의 개략적인 단면도이다.
도 3은 본 발명의 제1 실시 예에 따른 산화물 박막 트랜지스터 구조의 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ선에 따른 단면도로서, 본 발명의 제1 실시 예에 따른 산화물 박막 트랜지스터의 개략적인 단면도이다.
도 5a 내지 5i는 본 발명의 제1 실시 예에 따른 산화물 박막 트랜지스터의 제조공정 단면도들이다.
도 6은 본 발명의 제2 실시 예에 따른 산화물 박막 트랜지스터 구조의 평면도이다.
도 7은 본 발명의 제3 실시 예에 따른 산화물 박막 트랜지스터 구조의 평면도이다.
도 8은 도 7의 Ⅷ-Ⅷ선에 따른 단면도로서, 본 발명의 제3 실시 예에 따른 산화물 박막트랜지스터의 개략적인 단면도이다.
도 9a 내지 9i는 본 발명의 제3 실시 예에 따른 산화물 박막트랜지스터의 제조 공정 단면도들이다.
도 10은 본 발명의 제4 실시 예에 따른 산화물 박막트랜지스터의 개략적인 단면도이다.
이하, 본 발명의 바람직한 실시 예에 따른 산화물 박막트랜지스터 구조에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 3은 본 발명의 제1 실시 예에 따른 산화물 박막 트랜지스터 구조의 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ선에 따른 단면도로서, 본 발명의 제1 실시 예에 따른 산화물 박막 트랜지스터의 개략적인 단면도이다.
본 발명의 제1 실시 예에 따른 산화물 박막트랜지스터(100)는, 도 3 및 4에 도시된 바와 같이, 기판(101)상에 형성된 게이트전극(103a)과; 상기 게이트전극(103a)을 포함한 기판 전면에 형성된 게이트 절연막(107)과; 상기 게이트전극(103a) 상측의 게이트 절연막(107) 상에 형성된 액티브패턴(109a)과; 상기 게이트전극(103a) 측면의 단차부(B)와 대응되는 상기 게이트절연막(107) 상에 형성된 절연내압패턴(109b)과; 상기 액티브패턴(109a) 상에 형성된 식각정지층패턴 (113a)과; 상기 액티브패턴(109a) 상에 형성되고, 서로 이격된 소스전극(117a) 및 드레인전극 (117b)을 포함하여 구성된다.
여기서, 도 3에 도시된 바와 같이, 상기 액티브패턴(109a)은 상기 게이트전극(103a)과 교차되게 오버랩되어 있으며, 상기 식각정지층패턴(113a)은 상기 액티브패턴(109a)과 교차되게 오버랩되어 있다.
또한, 상기 소스전극(117a) 및 드레인전극(117b)은 상기 식각정지층패턴 (113a)을 기준으로 서로 이격되어 상기 게이트전극(103a) 및 액티브패턴(109a)과 오버랩되어 있다.
그리고, 상기 절연내압패턴(109b)은 상기 소스전극(117a)과 드레인전극 (117b)과 오버랩되는 상기 게이트전극(103a)의 양 측면의 단차부에 배치되어 있다. 이때, 상기 절연내압패턴(109b)은 상기 게이트전극(103a)의 양 측면과 대응되게 배치되어 있다.
여기서, 상기 본 발명의 제1 실시 예에 따른 산화물 박막트랜지스터(100)는 탑 게이트(Top gate), 바텀 게이트(Bottom gate) 방식 등을 포함하여 구동 가능한 박막트랜지스터 구조를 모두 포함한다. 또한, 상기 박막트랜지스터(100)는 식각정지층을 사용하는 박막트랜지스터 및 BCE 구조의 박막트랜지스터를 포함한다.
본 발명에 따른 박막트랜지스터(100)는 액정표시장치 (Liquid Crystal Display; 이하 LCD라 함), 유기발광 다이오드(Organic Luminescence Emitted Diode; 이하 OLED라 함) 등 평판 디스플레이의 구동 소자 또는 스위칭 소자나, 메모리 소자의 주변 회로 구성을 위한 소자 등 다양한 전자 소자에 적용될 수 있다.
상기 기판(101)은 실리콘, 유리, 플라스틱 또는 다른 적절한 물질을 포함하여 이루어질 수 있다.
상기 게이트 전극(103a)으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
또한, 상기 게이트 절연막(107)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함한다. 예를 들어, 상기 게이트절연막(107)으로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
그리고, 상기 액티브패턴(109a)은 소스전극(117a)과 드레인전극(117b) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘(a-Si) 재질 대신에 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체막, 화합물 반도체, 카본 나노 튜브(Carbon nano tube), 그라핀(graphene)을 사용한다.
이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 액티브패턴(109a)은 인듐아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
상기 액티브층(109)이 SIZO로 이루어지는 경우, 액티브층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
한편, 상기 액티브층(109)으로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨 (Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
또한, 상기 식각정지층패턴(113a)은 실리콘(Si) 계열의 산화막(oxide), 질화막(nitride), 또는 Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함한다.
그리고, 상기 절연내압패턴(109b)으로는 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체막, 화합물 반도체, 카본 나노 튜브(Carbon nano tube), 그라핀(graphene)을 사용한다.
더욱이, 상기 소스전극(117a) 및 드레인전극(117b)으로는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
상기 구성으로 이루어진 본 발명의 제1 실시 예에 따른 산화물 박막트랜지스터는, 소스전극 및 드레인전극과 오버랩되는 게이트전극의 단차부에 절연내압패턴을 형성함으로써 단차부 구조가 개선되어 게이트전극과 소스전극 및 드레인전극 간 쇼트 불량을 방지할 수 있다.
또한, 본 발명의 제1 실시 예에 따른 산화물 박막트랜지스터는, 소스전극 및 드레인전극과 오버랩되는 게이트전극의 단차부에 절연내압패턴을 형성함으로써 단차부에서의 게이트절연막의 손실이 방지되어 절연내압을 향상시킬 수 있으므로 소자의 신뢰성을 확보할 수 있다.
상기 구성으로 이루어지는 본 발명의 제1 실시 예에 따른 산화물 박막트랜지스터 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 5a 내지 5i는 본 발명의 제1 실시 예에 따른 산화물 박막 트랜지스터의 제조공정 단면도들이다.
도 5a를 참조하면, 기판(101)상에 게이트전극용 제1 도전물질을 스퍼터링방법으로 증착하여 제1 도전층(103)을 형성하고, 그 위에 제1 감광막(미도시)을 도포한 후, 포토리소그라피 공정기술을 이용한 제1 마스크 공정을 통해 상기 제1 감광막(미도시)을 패터닝하여 제1 감광막패턴(105)을 형성한다.
이때, 상기 기판(101)은 실리콘, 유리, 플라스틱 또는 다른 적절한 물질을 포함하여 이루어질 수 있다.
또한, 상기 제1 도전층(103)으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
그 다음, 도 5b를 참조하면, 상기 제1 감광막패턴(105)을 식각 마스크로 상기 제1 도전층(103)을 선택적으로 식각하여 게이트전극(103a)을 형성한다.
이어서, 도 5c를 참조하면, 상기 제1 감광막패턴(105)을 제거하고, 상기 게이트전극(103a)을 포함한 기판 전면에 게이트 절연막(107)을 형성한다. 이때, 상기 게이트 절연막(107)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함한다. 예를 들어, 상기 게이트절연막(107)으로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물 (Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
그 다음, 상기 게이트 절연막(107) 상부에 액티브층(109)을 형성한다. 이때, 상기 액티브층(109)은 소스전극(미도시)과 드레인전극(미도시) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘(a-Si) 재질 대신에 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체막, 화합물 반도체, 카본 나노 튜브 (Carbon nano tube), 그라핀(graphene)을 사용한다.
이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 액티브층(109)은 인듐아연 복합 산화물 (InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
상기 액티브층(109)이 SIZO로 이루어지는 경우, 액티브층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
한편, 상기 액티브층(109)으로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨 (Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄 (La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨 (Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨 (Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
이어서, 도 5d에 도시된 바와 같이, 상기 액티브층(109) 상에 제2 감광막(미도시)을 도포하고, 포토리소그라피 공정기술을 이용한 제2 마스크 공정을 통해 상기 제2 감광막을 노광 및 현상한 후 상기 제2 감광막(미도시)을 선택적으로 패터닝하여 제2 감광막패턴(111)을 형성한다. 이때, 상기 감광막패턴(111)은 상기 게이트전극(103a) 상부와 대응하는 액티브층(109) 상부 및 상기 게이트전극(103a)의 측면의 단차부 (B)와 대응하는 액티브층(109) 상부에만 남게 된다.
그 다음, 도 5e를 참조하면, 상기 제2 감광막패턴(111)을 식각 마스크로 상기 액티브층(109)을 선택적으로 제거하여, 상기 게이트전극(103a) 상측의 게이트 절연막(107) 상에 액티브패턴(109a)을 형성하고, 상기 게이트전극(103a) 측면의 단차부(B)와 대응하는 게이트절연막(107) 상에 절연내압패턴(109b)을 형성한다. 이때, 상기 절연내압패턴(109b)은 후속 공정을 통해 형성될 소스전극(미도시)과 드레인전극(미도시)과 오버랩되는 상기 게이트전극(103a)의 양 측면의 단차부(B)에 배치되어 있는데, 상기 게이트전극(103a)의 양 측면과 대응되게 배치되어 있다.
이어서, 도 5f에 도시된 바와 같이, 상기 제2 감광막패턴(111)을 제거하고, 상기 액티브패턴(109a) 및 절연내압패턴(109b)을 포함한 게이트절연막(107) 상에 식각정지층(113)을 형성하고, 그 위에 제3 감광막(미도시)을 도포한다. 이때, 상기 식각정지층(113)은 실리콘(Si) 계열의 산화막(oxide), 질화막(nitride), 또는 Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함한다.
그 다음, 포토리소그라피 공정기술을 이용한 제3 마스크 공정을 통해 상기 제3 감광막(미도시)을 노광 및 현상한 후 상기 제3 감광막(미도시)을 선택적으로 패터닝하여 제3 감광막패턴(115)을 형성한다. 이때, 상기 제3 감광막패턴(115)은 상기 액티브패턴(109a)의 채널영역과 오버랩되는 식각정지층(113) 상부에만 남게 된다.
이어서, 도 5g에 도시된 바와 같이, 상기 제3 감광막패턴(115)을 식각마스크로, 상기 식각정지층(113)을 식각하여, 식각정지층패턴(113a)을 형성한다.
그 다음, 도 5h에 도시된 바와 같이, 상기 제3 감광막패턴(115)을 제거한 후, 상기 식각정지층패턴(113a)을 포함한 기판 전면, 예를 들어 액티브패턴(109a), 절연내압패턴(109b) 및 게이트절연막 (107) 상에 도전물질을 스퍼터링 방법으로 증착하여 제2 도전층(117)을 형성하고, 그 위에 다시 제4 감광막(미도시)을 도포한다. 이때, 상기 제2 도전층(117)으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
이어서, 포토리소그라피 공정기술을 이용한 제4 마스크 공정을 통해 상기 제4 감광막(미도시)을 노광 및 현상한 후 상기 제4 감광막(미도시)을 선택적으로 패터닝하여 제4 감광막패턴(119)을 형성한다.
그 다음, 상기 제4 감광막패턴(119)을 식각마스크로, 상기 제2 도전층(117)을 식각하여, 상기 식각정지층패턴(113a)을 기준으로 서로 이격된 소스전극(117a) 및 드레인전극(117b)을 형성하고 제4 감광막패턴(119)을 제거함으로써, 본 발명의 제1 실시 예에 따른 산화물 박막트랜지스터 제조공정을 완료한다. 이때, 상기 소스전극(117a) 및 드레인전극(117b)은 액티브패턴(109a) 및 절연내압패턴(109b)을 포함한 게이트절연막(107) 상에 형성되어 있으며, 이들 액티브패턴(109a) 및 절연내압패턴(109b)에 오버랩되게 배치된다. 또한, 상기 절연내압패턴(109b)은 상기 게이트전극(103a) 측면의 단차부(B)에 위치하며, 상기 소스전극(117a) 및 드레인전극 (109b)과 게이트전극(103a)의 측면과 대응하여 배치된다.
따라서, 본 발명의 제1 실시 예에 따른 산화물 박막트랜지스터 제조방법은, 소스전극 및 드레인전극과 오버랩되는 게이트전극 측면의 단차부에 절연내압패턴을 형성함으로써 단차부 구조가 개선되어 게이트전극과 소스전극 및 드레인전극 간 쇼트 불량을 방지할 수 있다.
또한, 본 발명의 제1 실시 예에 따른 산화물 박막트랜지스터 제조방법에 따르면, 소스전극 및 드레인전극과 오버랩되는 게이트전극의 단차부에 절연내압패턴을 형성함으로써 단차부에서의 게이트절연막의 손실이 방지되어 절연 내압을 향상시킬 수 있으므로 소자의 신뢰성을 확보할 수 있다.
도 6은 본 발명의 제2 실시 예에 따른 산화물 박막트랜지스터 구조의 개략적인 평면도이다.
본 발명의 제2 실시 예에 따른 산화물 박막트랜지스터는, 도 6에 도시된 바와 같이, 절연내압패턴(109c) 구조를 제외한 나머지 구성 요소들, 예를 들어 게이트전극(103a), 게이트절연막(107), 액티브패턴(109a), 식각정지층패턴(113a), 소스전극(117a) 및 드레인 전극(117b)은 동일한 구조로 이루어져 있다.
도 6에 도시된 바와 같이, 상기 절연내압패턴(109c)은 본 발명의 제1 실시 예의 경우에서와 같이, 게이트전극(103a)의 양 측면의 단차부(B)와 대응되는 영역에 해당하는 게이트절연막(107) 상에만 배치된 것이 아니라, 상기 게이트전극 (103a)의 측면 전체의 단차부와 대응하여 오버랩되는 영역에 해당하는 게이트절연막(107) 상에 사각 틀 형태로 배치되어 있다. 이때, 상기 절연내압패턴(109c)은 상기 소스전극(117a) 및 드레인전극(117b)과 오버랩되고, 단차부를 이루는 게이트전극(103a)의 측면 전체와 오버랩되는 게이트절연막(107) 상에 형성될 수 있다.
한편, 본 발명의 제3 실시 예에 따른 산화물 박막트랜지스터 구조에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 7은 본 발명의 제3 실시 예에 따른 산화물 박막 트랜지스터 구조의 평면도이다.
도 8은 도 7의 Ⅷ-Ⅷ선에 따른 단면도로서, 본 발명의 제3 실시 예에 따른 산화물 박막 트랜지스터의 개략적인 단면도이다.
본 발명의 제3 실시 예에 따른 산화물 박막트랜지스터(200)는, 도 7 및 8에 도시된 바와 같이, 기판(201)상에 형성된 게이트전극(203a)과; 상기 게이트전극 (203a)을 포함한 기판 전면에 형성된 게이트 절연막(207)과; 상기 게이트전극 (203a) 상측의 게이트 절연막(207) 상에 형성된 액티브패턴(209a)과; 상기 게이트전극(203a) 측면의 단차부(C)와 대응되는 상기 게이트절연막(207) 상에 적층된 제1, 2 절연내압패턴(209b, 213b)과; 상기 액티브패턴(209a) 상에 형성된 식각정지층패턴(213a)과; 상기 액티브패턴(209a) 및 제1, 2 절연내압패턴(209b, 213b) 상에 형성되고, 서로 이격된 소스전극 (217a) 및 드레인전극(217b)을 포함하여 구성된다.
여기서, 도 7에 도시된 바와 같이, 상기 액티브패턴(209a)은 상기 게이트전극(203a)과 교차되게 오버랩되어 있으며, 상기 식각정지층패턴(213a)은 상기 액티브패턴(209a)과 교차되게 오버랩되어 있다.
또한, 상기 소스전극(217a) 및 드레인전극(217b)은 상기 식각정지층패턴 (213a)을 기준으로 서로 이격되어 상기 게이트전극(203a) 및 액티브패턴(209a)과 오버랩되어 있다.
그리고, 상기 제1, 2 절연내압패턴(209b, 213b)은 상기 소스전극(217a)과 드레인전극(217b)과 오버랩되는 상기 게이트전극(203a)의 양 측면의 단차부에 배치되어 있다. 이때, 상기 제1, 2 절연내압패턴(209b, 213b)은 상기 게이트전극(203a)의 양 측면과 대응되게 배치되어 있다. 또한, 상기 제1, 2 절연내압패턴(209b, 213a)은 적층 구조로 이루어져 있는데, 상기 제1 절연내압패턴(209b)은 상기 액티브패턴 (209b)과 동일한 물질층으로 구성되어 있으며, 상기 제2 절연내압패턴(213b)은 상기 식각정지층패턴(213a)과 동일한 물질층으로 구성되어 있다.
여기서, 상기 본 발명의 제3 실시 예에 따른 산화물 박막트랜지스터(200)는 탑 게이트(Top gate), 바텀 게이트(Bottom gate) 방식 등을 포함하여 구동 가능한 박막트랜지스터 구조를 모두 포함한다. 또한, 상기 박막트랜지스터(200)는 식각정지층을 사용하는 박막트랜지스터 및 BCE 구조의 박막트랜지스터를 포함한다.
본 발명에 따른 박막트랜지스터(100)는 액정표시장치 (Liquid Crystal Display; 이하 LCD라 함), 유기발광 다이오드(Organic Luminescence Emitted Diode; 이하 OLED라 함) 등 평판 디스플레이의 구동 소자 또는 스위칭 소자나, 메모리 소자의 주변 회로 구성을 위한 소자 등 다양한 전자 소자에 적용될 수 있다.
상기 기판(101)은 실리콘, 유리, 플라스틱 또는 다른 적절한 물질을 포함하여 이루어질 수 있다.
상기 게이트 전극(203a)으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
또한, 상기 게이트 절연막(207)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함한다. 예를 들어, 상기 게이트절연막(107)으로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
그리고, 상기 액티브패턴(209a)은 소스전극(217a)과 드레인전극(217b) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘(a-Si) 재질 대신에 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체막, 화합물 반도체, 카본 나노 튜브(Carbon nano tube), 그라핀(graphene)을 사용한다.
이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 액티브패턴(109a)은 인듐아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
상기 액티브층(209)이 SIZO로 이루어지는 경우, 액티브층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
한편, 상기 액티브층(209)으로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨 (Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
또한, 상기 식각정지층패턴(213a)은 실리콘(Si) 계열의 산화막(oxide), 질화막(nitride), 또는 Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함한다.
그리고, 상기 제1 절연 내압패턴(209b)은 상기 액티브패턴(209)과 동일한 물질, 예를 들어 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체막, 화합물 반도체, 카본 나노 튜브(Carbon nano tube), 그라핀(graphene)을 사용한다.
또한, 상기 제2 절연 내압패턴(213b)은 상기 식각정지층패턴(213a)과 동일한 물질, 예를 들어 실리콘(Si) 계열의 산화막(oxide), 질화막(nitride), 또는 Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함한다.
더욱이, 상기 소스전극(217a) 및 드레인전극(217b)으로는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
상기 구성으로 이루어진 본 발명의 제3 실시 예에 따른 산화물 박막트랜지스터는, 소스전극 및 드레인전극과 오버랩되는 게이트전극의 단차부에 절연내압패턴을 형성함으로써 단차부 구조가 개선되어 게이트전극과 소스전극 및 드레인전극 간 쇼트 불량을 방지할 수 있다.
또한, 본 발명의 제3 실시 예에 따른 산화물 박막트랜지스터는, 소스전극 및 드레인전극과 오버랩되는 게이트전극의 단차부에 절연내압패턴을 형성함으로써 단차부에서의 게이트절연막의 손실이 방지되어 절연내압을 향상시킬 수 있으므로 소자의 신뢰성을 확보할 수 있다.
상기 구성으로 이루어지는 본 발명의 제3 실시 예에 따른 산화물 박막트랜지스터 제조방법에 대해 도 9a 내지 9i를 참조하여 상세히 설명한다.
도 9a 내지 9i는 본 발명의 제3 실시 예에 따른 산화물 박막 트랜지스터의 제조공정 단면도들이다.
도 9a를 참조하면, 기판(201)상에 게이트전극용 제1 도전물질을 스퍼터링방법으로 증착하여 제1 도전층(203)을 형성하고, 그 위에 제1 감광막(미도시)을 도포한 후, 포토리소그라피 공정기술을 이용한 제1 마스크 공정을 통해 상기 제1 감광막(미도시)을 패터닝하여 제1 감광막패턴(205)을 형성한다.
이때, 상기 기판(201)은 실리콘, 유리, 플라스틱 또는 다른 적절한 물질을 포함하여 이루어질 수 있다.
또한, 상기 제1 도전층(203)으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
그 다음, 도 9b를 참조하면, 상기 제1 감광막패턴(205)을 식각 마스크로 상기 제1 도전층(203)을 선택적으로 식각하여 게이트전극(203a)을 형성한다.
이어서, 도 9c를 참조하면, 상기 제1 감광막패턴(205)을 제거하고, 상기 게이트전극(203a)을 포함한 기판 전면에 게이트 절연막(207)을 형성한다. 이때, 상기 게이트 절연막(207)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함한다. 예를 들어, 상기 게이트절연막(107)으로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물 (Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
그 다음, 상기 게이트 절연막(207) 상부에 액티브층(209)을 형성한다. 이때, 상기 액티브층(209)은 소스전극(미도시)과 드레인전극(미도시) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘(a-Si) 재질 대신에 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체막, 화합물 반도체, 카본 나노 튜브 (Carbon nano tube), 그라핀(graphene)을 사용한다.
이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 액티브층(209)은 인듐아연 복합 산화물 (InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
상기 액티브층(209)이 SIZO로 이루어지는 경우, 액티브층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
한편, 상기 액티브층(209)으로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨 (Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄 (La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨 (Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨 (Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
이어서, 도 9d에 도시된 바와 같이, 상기 액티브층(209) 상에 제2 감광막(미도시)을 도포하고, 포토리소그라피 공정기술을 이용한 제2 마스크 공정을 통해 상기 제2 감광막을 노광 및 현상한 후 상기 제2 감광막(미도시)을 선택적으로 패터닝하여 제2 감광막패턴(211)을 형성한다. 이때, 상기 감광막패턴(211)은 상기 게이트전극(203a) 상부와 대응하는 액티브층(209) 상부 및 상기 게이트전극(203a)의 측면의 단차부(C)와 대응하는 액티브층(209) 상부에만 남게 된다.
그 다음, 도 9e를 참조하면, 상기 제2 감광막패턴(211)을 식각 마스크로 상기 액티브층(209)을 선택적으로 제거하여, 상기 게이트전극(203a) 상측의 게이트 절연막(207) 상에 액티브패턴(209a)을 형성하고, 상기 게이트전극(203a) 측면의 단차부(C)와 대응하는 게이트절연막(207) 상에는 제1 절연내압패턴(209b)을 형성한다. 이때, 상기 제1 절연내압패턴(209b)은 후속 공정을 통해 형성될 소스전극(미도시)과 드레인전극(미도시)과 오버랩되는 상기 게이트전극(203a)의 양 측면의 단차부(C)에 배치되어 있는데, 상기 게이트전극(203a)의 양 측면과 대응되게 배치되어 있다.
이어서, 도 9f에 도시된 바와 같이, 상기 제2 감광막패턴(211)을 제거하고, 상기 액티브패턴(209a) 및 제1 절연내압패턴(209b)을 포함한 게이트절연막(207) 상에 식각정지층(213)을 형성하고, 그 위에 제3 감광막(미도시)을 도포한다. 이때, 상기 식각정지층(213)은 실리콘(Si) 계열의 산화막(oxide), 질화막(nitride), 또는 Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함한다.
그 다음, 포토리소그라피 공정기술을 이용한 제3 마스크 공정을 통해 상기 제3 감광막(미도시)을 노광 및 현상한 후 상기 제3 감광막(미도시)을 선택적으로 패터닝하여 제3 감광막패턴(215)을 형성한다. 이때, 상기 제3 감광막패턴(215)은 상기 액티브패턴(209a)의 채널영역과 오버랩되는 영역 및 상기 제1 절연내압패턴 (209b)과 대응하는 영역에 해당하는 상기 식각정지층(213) 상부에 남게 된다.
이어서, 도 9g에 도시된 바와 같이, 상기 제3 감광막패턴(215)을 식각마스크로, 상기 식각정지층(213)을 식각하여 식각정지층패턴(213a) 및 제2 절연내압패턴 (213b)을 동시에 형성한다. 이때, 상기 식각정지층패턴(213a)은 액티브패턴(209a)의 채널영역에 대응하며, 상기 제2 절연내압패턴(213b)은 상기 제1 절연내압패턴 (209b) 상부에 형성된다.
그 다음, 도 9h에 도시된 바와 같이, 상기 제3 감광막패턴(215)을 제거한 후, 상기 식각정지층패턴(213a)을 포함한 기판 전면, 예를 들어 액티브패턴(209a), 제1, 2 절연내압패턴(209b, 213b) 및 게이트절연막(207) 상에 도전물질을 스퍼터링 방법으로 증착하여 제2 도전층(217)을 형성하고, 그 위에 다시 제4 감광막(미도시)을 도포한다. 이때, 상기 제2 도전층(217)으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
이어서, 포토리소그라피 공정기술을 이용한 제4 마스크 공정을 통해 상기 제4 감광막(미도시)을 노광 및 현상한 후 상기 제4 감광막(미도시)을 선택적으로 패터닝하여 제4 감광막패턴(219)을 형성한다.
그 다음, 상기 제4 감광막패턴(219)을 식각마스크로, 상기 제2 도전층(217)을 식각하여, 상기 식각정지층패턴(213a)을 기준으로 서로 이격된 소스전극(217a) 및 드레인전극(217b)을 형성하고 제4 감광막패턴(219)을 제거함으로써, 본 발명의 제3 실시 예에 따른 산화물 박막트랜지스터 제조공정을 완료한다. 이때, 상기 소스전극(217a) 및 드레인전극(217b)은 액티브패턴(209a) 및 제1, 2 절연내압패턴 (209b, 213b)을 포함한 게이트절연막(207) 상에 형성되어 있으며, 이들 액티브패턴 (209a) 및 제1, 2 절연내압패턴(209b, 213b)에 오버랩되게 배치된다. 또한, 상기 제1, 2 절연내압패턴(209b, 213b)은 상기 게이트전극(203a) 측면의 단차부(C)에 위치하며, 상기 소스전극(217a) 및 드레인전극(209b)과 게이트전극(203a)의 측면과 대응하여 배치된다.
따라서, 본 발명의 제3 실시 예에 따른 산화물 박막트랜지스터 제조방법은, 소스전극 및 드레인전극과 오버랩되는 게이트전극 측면의 단차부에 이중 적층 구조의 제1, 2 절연내압패턴을 형성함으로써 단차부 구조가 개선되어 게이트전극과 소스전극 및 드레인전극 간 쇼트 불량을 방지할 수 있다.
또한, 본 발명의 제3 실시 예에 따른 산화물 박막트랜지스터 제조방법에 따르면, 소스전극 및 드레인전극과 오버랩되는 게이트전극의 단차부에 제1, 2 절연내압패턴을 형성함으로써 단차부에서의 게이트절연막의 손실이 방지되어 절연 내압을 향상시킬 수 있으므로 소자의 신뢰성을 확보할 수 있다.
도 10은 본 발명의 제4 실시 예에 따른 산화물 박막트랜지스터 구조의 개략적인 평면도이다.
본 발명의 제3 실시 예에 따른 산화물 박막트랜지스터는, 도 10에 도시된 바와 같이, 제1, 2 절연내압패턴(209c, 213c) 구조를 제외한 나머지 구성 요소들, 예를 들어 게이트전극(203a), 게이트절연막(207), 액티브패턴(209a), 식각정지층패턴 (213a), 소스전극(217a) 및 드레인 전극(217b)은 동일한 구조로 이루어져 있다.
도 10에 도시된 바와 같이, 상기 제1, 2 절연내압패턴(209c, 213c)은 본 발명의 제3 실시 예의 경우에서와 같이, 게이트전극(203a)의 양 측면의 단차부(C)와 대응되는 영역에 해당하는 게이트절연막(207) 상에만 배치된 것이 아니라, 상기 게이트전극(203a)의 측면 전체의 단차부와 대응하여 오버랩되는 영역에 해당하는 게이트절연막(207) 상에 사각 틀 형태로 배치되어 있다. 이때, 상기 ,제1, 2 절연내압패턴(209c, 213c)은 상기 소스전극(217a) 및 드레인전극(217b)과 오버랩되고, 단차부를 이루는 게이트전극(203a)의 측면 전체와 오버랩되는 게이트절연막(207) 상에 형성될 수 있다.
상기한 바와 같이, 본 발명에 따른 산화물 박막트랜지스터 및 그 제조방법에 따르면, 소스전극 및 드레인전극과 오버랩되는 게이트전극 측면의 단차부에 단층 구조 또는 이중 적층 구조의 제1, 2 절연내압패턴을 형성함으로써 단차부 구조가 개선되어 게이트전극과 소스전극 및 드레인전극 간 쇼트 불량을 방지할 수 있다.
또한, 본 발명에 따른 산화물 박막트랜지스터 및 그 제조방법에 따르면, 소스전극 및 드레인전극과 오버랩되는 게이트전극의 단차부에 단층 구조 또는 이중 적층 구조의 제1, 2 절연내압패턴을 형성함으로써 단차부에서의 게이트절연막의 손실이 방지되어 절연 내압을 향상시킬 수 있으므로 소자의 신뢰성을 확보할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시 예의 예시로서 해석되어야 한다. 예를 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 박막트랜지스터의 구성 요소는 다양화할 수 있을 것이고, 구조 또한 다양한 형태로 변형할 수 있을 것이다.
본 발명의 산화물 박막 트랜지스터는 액정표시장치나 유기발광표시장치뿐만 아니라 메모리소자 및 논리 소자 분야에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시 예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100: 산화물 박막트랜지스터 103a: 게이트전극
107: 게이트 절연막 109a: 액티브패턴
109b: 절연내압패턴 113a: 식각정지층패턴 117a: 소스전극 117b: 드레인전극 B, C: 단차부
107: 게이트 절연막 109a: 액티브패턴
109b: 절연내압패턴 113a: 식각정지층패턴 117a: 소스전극 117b: 드레인전극 B, C: 단차부
Claims (18)
- 기판상에 형성된 게이트전극과;
상기 게이트전극을 포함한 기판 전면에 형성된 게이트 절연막과;
상기 게이트전극 상측의 게이트 절연막 상에 형성된 액티브패턴과;
상기 액티브패턴 상에 형성된 식각정지층패턴과;
상기 게이트전극의 측면 상부의 게이트절연막 상에 형성되며 상기 액티브패턴과 분리된 제1절연내압패턴;
상기 식각정지층 패턴과 동일한 물질로 상기 제1절연내압패턴 상에 배치된 제2절연내압패턴; 및
상기 제1절연내압패턴 및 상기 제2절연내압패턴과 상기 액티브패턴 상에 형성되고, 서로 이격된 소스전극 및 드레인전극;을 포함하며,
상기 제1절연내압패턴은 상기 소스전극 또는 드레인 전극과 오버랩되는 상기 게이트 전극의 양 측면의 단차부에 배치되며, 상기 소스전극 및 상기 드레인전극은 상기 식각정지층패턴의 일부와 상기 제2절연내압패턴 상에서 배치되어 구성되는 박막트랜지스터. - 제1항에 있어서, 상기 제1절연내압패턴 및 상기 제2절연내압패턴은 상기 소스전극 또는 드레인 전극과 오버랩되는 상기 게이트전극의 양 측면에 일자 형태로 대응하여 오버랩되거나, 상기 소스전극 또는 드레인 전극과 오버랩되는 상기 게이트전극의 측면 전체에 사각틀 형태로 대응하여 오버랩되는 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 제1절연내압패턴은 상기 액티브패턴과 동일물질층으로 구성된 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 액티브패턴은 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체막, 화합물 반도체, 카본 나노 튜브(Carbon nano tube), 그라핀(graphene) 중 어느 하나로 형성된 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 식각정지층패턴은 실리콘(Si) 계열의 산화막(oxide), 질화막(nitride), Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 중 어느 하나로 형성된 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 제1절연내압패턴은 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체막, 화합물 반도체, 카본 나노 튜브(Carbon nano tube), 그라핀(graphene) 중 어느 하나로 형성되며, 상기 제2절연내압패턴은 실리콘(Si) 계열의 산화막(oxide), 질화막(nitride), Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막 중 어느 하나로형성된 것을 특징으로 하는 박막트랜지스터.
- 기판상에 게이트전극을 형성하는 단계와;
상기 게이트전극을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와;
상기 게이트전극 상측의 게이트 절연막 상에 액티브패턴을 형성하는 단계와;
상기 액티브패턴의 형성과 함께 상기 액티브패턴과 분리되어 상기 게이트전극의 측면 상부의 게이트절연막 상에 제1절연내압패턴을 형성하는 단계와;
상기 액티브패턴 상에 식각정지층패턴을 형성하고 상기 식각정지층 패턴과 동일한 물질로 상기 제1절연내압패턴 상에 제2절연내압패턴을 형성하는 단계와;
상기 제1절연내압패턴 및 상기 제2절연내압패턴과 상기 액티브패턴 상에 서로 이격된 소스전극 및 드레인전극을 형성하는 단계;를 포함하며,
상기 제1절연내압패턴은 상기 소스전극 또는 드레인 전극과 오버랩되는 상기 게이트 전극의 양 측면의 단차부에 배치되며, 상기 소스전극 및 상기 드레인전극은 상기 식각정지층패턴의 일부와 상기 제2절연내압패턴 상에 배치되어 구성되는 박막트랜지스터 제조방법. - 제7항에 있어서, 상기 제1절연내압패턴 및 상기 제2절연내압패턴은 상기 소스전극 또는 드레인 전극과 오버랩되는 상기 게이트전극의 양 측면에 일자 형태로 대응하여 오버랩되거나, 상기 소스전극 또는 드레인 전극과 오버랩되는 상기 게이트전극의 측면 전체에 사각틀 형태로 대응하여 오버랩되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제7항에 있어서, 상기 제1절연내압패턴은 상기 액티브패턴과 동일물질층으로 구성된 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제7항에 있어서, 상기 액티브패턴은 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체막, 화합물 반도체, 카본 나노 튜브(Carbon nano tube), 그라핀 (graphene) 중 어느 하나로 형성된 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제7항에 있어서, 상기 식각정지층패턴은 실리콘(Si) 계열의 산화막(oxide), 질화막(nitride), Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막 중 어느 하나로 형성된 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제7항에 있어서, 상기 제1절연내압패턴은 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체막, 화합물 반도체, 카본 나노 튜브(Carbon nano tube), 그라핀(graphene) 중 어느 하나로 중 어느 하나로 형성되며,; 상기 제2절연내압패턴은 실리콘(Si) 계열의 산화막(oxide), 질화막(nitride), Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막중 어느 하나로 형성된 것을 특징으로 하는 박막트랜지스터 제조방법.
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