KR20150044747A - 표시장치용 박막 트랜지스터 어레이 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 표시장치용 어레이 기판 및 그 제조방법에 관한 것으로, 개시된 발명은 플렉서블 기판상에 형성된 게이트 전극과, 상기 게이트 전극을 포함한 상기 플렉서블 기판의 일부 상에 형성된 게이트 절연막 패턴과, 상기 게이트 전극 위의 상기 게이트 절연막 패턴 상에 형성된 활성층 패턴과, 상기 활성층 패턴 상에 형성된 식각 정지층 패턴과, 상기 식각 정지층 패턴과 활성층 패턴 및 게이트 절연막 패턴 상에 형성되고 서로 이격된 소스전극 및 드레인 전극으로 구성되고, 섬 형태의 구조로 이루어진 박막 트랜지스터; 상기 박막 트랜지스터를 포함한 플렉서블 기판 전면에 형성되어 상기 드레인 전극을 노출시키며, 유기 재질로 구성된 패시베이션막; 및 상기 패시베이션막 상에 형성되고, 상기 드레인 전극과 전기적으로 연결된 도전층패턴을 포함하여 구성된다.
Description
본 발명은 표시장치용 박막 트랜지스터 어레이 기판에 관한 것으로서, 보다 상세하게는 유기 재질 및 무기 재질의 복합 구조를 적용하여 높은 벤딩 특성을 가진 표시장치용 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
비약적으로 성장하고 있는 평판디스플레이 시장에서 가장 큰 응용 대상으로 TV(Television) 제품이 있다. 현재 TV용 패널로는 액정디스플레이(LCD; Liquid Crystal Display)가 주축을 이루고 있는 가운데, 유기발광디스플레이도 TV로의 응용을 위해 많은 연구가 진행되고 있다.
현재의 TV 용 디스플레이 기술의 방향을 시장에서 요구하는 주요 항목에 초점을 맞추고 있는데, 시장에서 요구하는 사항으로는 대형 TV 또는 DID(Digital Information Display), 저가격, 고화질(동영상 표현력, 고해상도, 밝기, 명암비, 색재현력)이 있다.
이러한 요건에 부합되게 하기 위해서는 유리 등의 기판의 대형화와 함께, 비용 증가 없이 우수한 성능을 갖는 디스플레이 스위칭 및 구동소자로 적용될 박막 트랜지스터(TFT; Thin Film Transistor)가 무엇보다 필요하다고 볼 수 있다.
따라서, 향후의 기술개발은 이러한 추세에 맞게 저가격으로 우수한 성능의 디스플레이 패널을 제작할 수 있는 TFT 제작 기술 확보에 초점이 맞춰져야 할 것이다.
디스플레이의 구동 및 스위칭 소자로서 대표적으로 많이 적용되는 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 저가의 비용으로 2m가 넘는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 널리 쓰이는 소자이다.
한편, 최근에는 플렉서블 디스플레이(flexible display device) 및 그 실용화 가능성이 차세대 디바이스 응용의 주요한 쟁점 사안으로 대두되고 있다.
현재 대다수의 플렉서블 디바이스의 제작은 유연성을 가지는 플라스틱 기판에 다수의 공정을 통해 박막 트랜지스터 소자 및 이에 구동되는 디바이스를 제작하는 방법으로 제조 공정이 이루어진다.
이러한 플렉서블 디바이스에 적용하는 종래기술에 따른 박막 트랜지스터 어레이기판 구조에 대해 도 1 내지 2를 참조하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 박막 트랜지스터 어레이 기판 구조의 개략적인 단면도이다.
도 2는 종래기술에 따른 박막 트랜지스터를 이용하여 제작된 플렉서블 표시장치를 벤딩하는 경우에 무기 절연막 등에 크랙이 발생되는 현상을 설명하기 위해 개략적으로 도시한 도면이다.
도 1을 참조하면, 종래기술에 따른 박막 트랜지스터 어레이 기판에 형성되는 박막 트랜지스터(T)은 플렉서블(flexible) 기판(11) 위에 게이트 전극(13)이 형성되어 있고, 상기 게이트 전극(13)을 포함한 플렉서블 기판(11) 전체에 무기 절연물질로 이루어진 게이트 절연막(15)이 형성되어 있다.
또한, 상기 게이트 전극(13) 위의 상기 게이트 절연막(15) 상에는 활성층 (17)이 형성되어 있고, 상기 활성층(17) 상에 서로 이격된 소스전극(21) 및 드레인 전극(23)이 형성되어 있다.
그리고, 상기 소스전극(21) 및 드레인 전극(23)을 포함한 기판(11) 전면에는 무기절연물질로 이루어진 패시베이션막(25)이 형성되어 있으며, 상기 패시베이션막 (25) 내에 상기 드레인 전극(23)을 노출시키는 드레인 콘택홀(23a)이 형성되어 있다.
더욱이, 상기 패시베이션막(25) 상에는 상기 드레인 콘택홀(23a)을 통해 상기 드레인 전극(23)과 전기적으로 연결되는 화소전극(31)이 형성되어 있다.
상기 구성으로 이루어진 종래기술에 따른 박막 트랜지스터(T)는, 도 1에서와 같이, 활성층(active layer)(17) 이외의 대다수의 층들이 적층된 형태로 집적되는데, SiO2 및 SiNx 등 무기 절연 재료를 이용한 게이트 절연막(15) 및 패시베이션막 (25)은 박막 트랜지스터 어레이 기판 전체를 덮는 구조로 소자가 제작된다.
그러나, 종래기술에 따른 박막 트랜지스터를 이용한 소자/어레이의 구조는, 도 2에서와 같이, 플렉서블 표시장치(10)의 벤딩시에 무기 절연 재질로 구성된 게이트 절연막(15) 등의 크랙(crack) 및 소자의 열화 특성을 유발함으로써 플렉서블 디스플레이 백플랜(backplane) 응용을 위한 소자로서의 제약이 따른다.
도 2에서와 같이, 종래기술에 따른 플렉서블 디스플레이 장치 제작시에 통상 플렉서블 기판(11) 전체에 무기 절연재료(inorganic material)로 구성된 절연막을 적용하여 박막 트랜지스터(T)를 형성하게 되는데, 이때 플렉서블 디스플레이 장치는 적층 박막의 연성에 절대적으로 의존하게 된다.
특히, 도 2에서와 같이, 통상의 박막 트랜지스터 구조에서 플렉서블 기판 재료 위에 소자를 제작하여 플렉서블 기판의 연속적인 벤딩시에 물리적 벤딩 스트레스(bending stress)는 기판 전체에 영향을 주게 되는데, 이때 박막 트랜지스터를 구성하는 적층 박막들, 예를 들어 게이트 절연막, 활성층, 게이트 전극 및 소스/드레인 전극 등의 스트레스(stress) 및 크랙(crack) 등 소자 내의 물리적인 결함을 형성하는 요인으로 작용하게 된다.
또한, 무기 절연 재료로 이루어진 적층 박막들, 예를 들어 게이트 절연막 (15), 패시베이션막(25)을 이용한 회전 백플랜(rollable backplane) 소자 제작시에 기판 전체에 게이트 절연막(15) 및 패시베이션막(25)이 형성되기 때문에, 상기 디스플레이 장치의 벤딩시에 상기 게이트 절연막(15) 등에 벤딩 스트레스(bending stress)가 발생하게 된다.
따라서, 종래기술에 따른 박막 트랜지스터 어레이 기판은, 게이트 절연막 (15) 및 패시베이션막(25)이 박막 트랜지스터 영역에만 국한되지 않고 기판 전체에 형성되기 때문에, 디스플레이 장치의 벤딩시에 상기 게이트 절연막(15) 등에 스트레스(stress)가 증가하여 크랙이 발생하면서 박막 열화 및 소자의 파괴 현상이 발생한다.
본 발명은 종래기술의 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 유기 재질 및 무기 재질의 복합 구조를 적용한 섬 형태의 박막 트랜지스터를 형성함으로써 높은 벤딩 특성을 가진 표시장치용 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판은 플렉서블 기판상에 형성된 게이트 전극과, 상기 게이트 전극을 포함한 상기 플렉서블 기판의 일부 상에 형성된 게이트 절연막 패턴과, 상기 게이트 전극 위의 상기 게이트 절연막 패턴 상에 형성된 활성층 패턴과, 상기 활성층 패턴 상에 형성된 식각 정지층 패턴과, 상기 식각 정지층 패턴과 활성층 패턴 및 게이트 절연막 패턴 상에 형성되고 서로 이격된 소스전극 및 드레인 전극으로 구성되고, 섬 형태의 구조로 이루어진 박막 트랜지스터; 상기 박막 트랜지스터를 포함한 플렉서블 기판 전면에 형성되어 상기 드레인 전극을 노출시키며, 유기 재질로 구성된 패시베이션막; 및 상기 패시베이션막 상에 형성되고, 상기 드레인 전극과 전기적으로 연결된 도전층패턴을 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판은 플렉서블 기판상에 형성된 활성층 패턴; 상기 활성층 패턴 상에 적층되어 상기 활성층 패턴과 더불어 섬 형태의 구조를 이루는 게이트 절연막 패턴 및 게이트 전극; 상기 게이트 전극과 게이트 절연막 패턴 및 활성층 패턴을 포함한 플렉서블 기판 전면에 형성되어 상기 활성층 패턴의 일부를 노출하고, 유기 절연 재질로 구성된 층간 절연막; 상기 층간 절연막 상에 형성되고, 상기 활성층 패턴과 접촉되는 소스전극 및 드레인 전극; 상기 층간 절연막 상에 형성되어 상기 드레인 전극을 노출하고, 유기 절연 물질로 구성된 패시베이션막; 상기 패시베이션막 상에 형성되고, 상기 드레인 전극과 전기적으로 연결되는 도전층패턴을 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제3 실시 예에 따른 박막 트랜지스터 어레이 기판은, 플렉서블 기판상에 형성된 활성층 패턴; 상기 활성층 패턴 상에 적층되어 상기 활성층 패턴과 더불어 섬 형태의 구조를 이루는 게이트 절연막 패턴 및 게이트 전극; 상기 게이트 전극과 게이트 절연막 패턴 및 활성층 패턴 표면상에 형성되고 무기 절연재질로 구성된 보호 절연막 패턴; 상기 보호 절연막 패턴을 포함한 상기 플렉서블 기판 전면에 형성되어 상기 활성층 패턴의 일부를 노출하고, 유기 절연 재질로 구성된 층간 절연막; 상기 층간 절연막 상에 형성되고, 상기 활성층 패턴과 접촉되는 소스전극 및 드레인 전극; 상기 층간 절연막 상에 형성되어 상기 드레인 전극을 노출하고, 유기 절연 물질로 구성된 패시베이션막; 상기 패시베이션막 상에 형성되고, 상기 드레인 전극과 전기적으로 연결되는 도전층패턴을 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 어레이 기판 제조방법은, 플렉서블 기판상에 게이트 전극을 형성하고, 상기 게이트 전극을 포함한 상기 플렉서블 기판의 일부 상에 게이트 절연막 패턴을 형성하며, 상기 게이트 전극 위의 상기 게이트 절연막 패턴 상에 활성층 패턴과 식각 정지층 패턴을 형성하고, 상기 식각 정지층 패턴과 활성층 패턴 및 게이트 절연막 패턴 상에 서로 이격된 소스전극 및 드레인 전극을 형성하여 섬 형태의 구조로 이루어진 박막 트랜지스터를 형성하는 단계; 상기 박막 트랜지스터를 포함한 플렉서블 기판 전면에 상기 드레인 전극을 노출시키며 유기 절연재질로 구성된 패시베이션막을 형성하는 단계; 및 상기 패시베이션막 상에 상기 드레인 전극과 전기적으로 연결되는 도전층패턴을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 어레이 기판 제조방법은 플렉서블 기판상에 활성층 패턴을 형성하는 단계; 상기 활성층 패턴 상에 상기 활성층 패턴과 더불어 섬 형태의 구조를 이루는 게이트 절연막 패턴 및 게이트 전극을 형성하는 단계; 상기 게이트 전극과 게이트 절연막 패턴 및 활성층 패턴을 포함한 플렉서블 기판 전면에 상기 활성층 패턴의 일부를 노출하고, 유기 절연 재질로 구성된 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 상기 활성층 패턴과 접촉되는 소스전극 및 드레인 전극을 형성하는 단계; 상기 층간 절연막 상에 상기 드레인 전극을 노출하고, 유기 절연 물질로 구성된 패시베이션막을 형성하는 단계; 및 상기 패시베이션막 상에 상기 드레인 전극과 전기적으로 연결되는 도전층패턴을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 표시장치용 박막 트랜지스터 어레이 기판 및 그 제조방법에 따르면 다음과 같은 효과가 있다.
본 발명에 따른 표시장치용 박막 트랜지스터 어레이 기판 및 그 제조방법은, 플렉서블 기판상에 소자 제작시에 섬(island) 형태의 활성층과 게이트 절연막 및 게이트 전극으로 구성된 박막 트랜지스터를 형성함으로써 채널영역의 구조적인 독립성을 확보하고, 이로 인한 벤딩되는(bendable) 박막 트랜지스터 어레이 기판에서 박막 트랜지스터(TFT)의 성능을 유지할 수 있다.
또한, 본 발명에 따른 표시장치용 박막 트랜지스터 어레이 기판 및 그 제조방법은, 박막 트랜지스터 어레이 기판에 형성되는 다수의 박막 트랜지스터를 서로 독립된 섬 형태로 구성하고, 이들 박막 트랜지스터 및 그 사이를 유기 절연물질로 덮도록 함으로써 유기 및 무기 절연재질을 이용한 섬 형태의 박막 트랜지스터 구조를 통해 벤딩 스트레스(bending stress)에 의한 소자의 결함 발생을 억제시킬 수 있다.
특히, 박막 트랜지스터 어레이 기판 내에서 박막 트랜지스터 소자의 채널영역과 벤딩 영역의 구조 및 재료, 예를 들어 채널영역에만 게이트 절연막을 형성하고 벤딩 영역, 즉 박막 트랜지스터를 제외한 지역에는 게이트 절연막을 형성하지 않고 분리함으로써 높은 벤딩 특성(high bending) (즉, rollable 및 foldable)을 갖는 박막 트랜지스터 어레이 기판인 백 플랜(back plane)을 구현할 수 있다.
도 1은 종래기술에 따른 박막 트랜지스터 어레이 기판 구조의 개략적인 단면도이다.
도 2는 종래기술에 따른 박막 트랜지스터를 이용하여 제작된 플렉서블 표시장치를 벤딩하는 경우에 무기 절연막 등에 크랙이 발생되는 현상을 설명하기 위해 개략적으로 도시한 도면이다.
도 3은 본 발명에 따른 박막 트랜지스터 어레이 기판의 평면도로서, 다수의 박막 트랜지스터 영역을 개략적으로 박막 트랜지스터 어레이 기판의 평면도이다.
도 4는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 개략적인 단면도로서, 바텀 게이트 방식의 박막 트랜지스터 구조를 개략적으로 도시한 단면도이다.
도 5는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판의 개략적인 단면도로서, 탑 게이트 방식의 박막 트랜지스터 구조를 개략적으로 도시한 단면도이다.
도 6은 본 발명의 제3 실시 예에 따른 박막 트랜지스터 어레이 기판의 개략적인 단면도로서, 탑 게이트 방식의 박막 트랜지스터 구조를 개략적으로 도시한 단면도이다.
도 7a 내지 7h는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 공정 단면도들이다.
도 8a 내지 8h는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 공정 단면도들이다.
도 9a 내지 9j는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 공정 단면도들이다.
도 10은 본 발명에 따른 섬 형태의 박막 트랜지스터를 적용하여 제작된 플렉서블 표시장치를 벤딩하는 경우에 높은 벤딩 특성이 나타난 상태의 플레서블 표시장치를 개략적으로 도시한 도면이다.
도 2는 종래기술에 따른 박막 트랜지스터를 이용하여 제작된 플렉서블 표시장치를 벤딩하는 경우에 무기 절연막 등에 크랙이 발생되는 현상을 설명하기 위해 개략적으로 도시한 도면이다.
도 3은 본 발명에 따른 박막 트랜지스터 어레이 기판의 평면도로서, 다수의 박막 트랜지스터 영역을 개략적으로 박막 트랜지스터 어레이 기판의 평면도이다.
도 4는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 개략적인 단면도로서, 바텀 게이트 방식의 박막 트랜지스터 구조를 개략적으로 도시한 단면도이다.
도 5는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판의 개략적인 단면도로서, 탑 게이트 방식의 박막 트랜지스터 구조를 개략적으로 도시한 단면도이다.
도 6은 본 발명의 제3 실시 예에 따른 박막 트랜지스터 어레이 기판의 개략적인 단면도로서, 탑 게이트 방식의 박막 트랜지스터 구조를 개략적으로 도시한 단면도이다.
도 7a 내지 7h는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 공정 단면도들이다.
도 8a 내지 8h는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 공정 단면도들이다.
도 9a 내지 9j는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 공정 단면도들이다.
도 10은 본 발명에 따른 섬 형태의 박막 트랜지스터를 적용하여 제작된 플렉서블 표시장치를 벤딩하는 경우에 높은 벤딩 특성이 나타난 상태의 플레서블 표시장치를 개략적으로 도시한 도면이다.
이하, 본 발명의 바람직한 일 실시 예에 따른 표시장치용 박막 트랜지스터 어레이 기판 구조에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 3은 본 발명에 따른 박막 트랜지스터 어레이 기판의 평면도로서, 다수의 박막 트랜지스터 영역을 개략적으로 박막 트랜지스터 어레이 기판의 평면도이다.
도 3을 참조하면, 본 발명에 따른 박막 트랜지스터 어레이 기판(101)에 다수의 화소영역(미도시)이 정의되어 있으며, 상기 다수의 화소영역(미도시) 각 각에는 화소들을 구동시켜 주기 위한 박막 트랜지스터영역(TFT)들이 적어도 하나 또는 그 이상이 정의되어 있다.
여기서, 상기 박막 트랜지스터영역(TFT)들 각각은 일정 간격을 두고 서로 독립적으로 분리 정의되어 있으며, 이들 각 박막 트랜지스터영역(TFT)들은 섬 (island) 형태로 이루어져 있다.
이러한 섬 형태의 박막 트랜지스터영역에 형성되는 박막 트랜지스터를 구비한 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판 구조에 대해 도 4를 참조하여 상세히 설명한다.
도 4는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 개략적인 단면도로서, 바텀 게이트(Bottom Gate) 방식의 박막 트랜지스터 구조를 개략적으로 도시한 단면도이다.
본 발명에 따른 박막 트랜지스터 어레이 기판에 적용하는 박막 트랜지스터 (T)는 탑 게이트(Top gate), 바텀 게이트(Bottom gate) 방식 등을 포함하여 구동 가능한 박막 트랜지스터 구조를 모두 포함한다. 특히, 본 발명의 제1 실시 예에 따른 박막 트랜지스터(T)는 식각정지층을 사용하는 바텀 게이트 방식의 박막 트랜지스터를 예로 든 경우이다.
본 발명에 따른 박막 트랜지스터(T)는 액정표시장치 (Liquid Crystal Display; 이하 LCD라 함), 유기전계 발광 다이오드(Organic Luminescence Emitted Diode; 이하 OLED라 함) 등 평판 디스플레이의 구동 소자 또는 스위칭 소자나, 메모리 소자의 주변 회로 구성을 위한 소자 등 다양한 전자 소자에 적용될 수 있다.
도 4를 참조하면, 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판은 플렉서블 기판(101)상에 형성된 게이트 전극(103)과, 상기 게이트 전극(103)을 포함한 상기 플렉서블 기판(101)의 일부 상에 형성된 게이트 절연막 패턴(105a)과, 상기 게이트 전극(103) 위의 상기 게이트 절연막 패턴(105a) 상에 형성된 활성층 패턴(107a)과, 상기 활성층 패턴(107a) 상에 형성된 식각 정지층 패턴(109)과, 상기 식각 정지층 패턴(109a)과 활성층 패턴(107a) 및 게이트 절연막 패턴(105a) 상에 형성되고 서로 이격된 소스전극(113a) 및 드레인 전극(113b)으로 구성되고, 섬(island) 형태의 구조로 이루어진 박막 트랜지스터(T)와; 상기 박막 트랜지스터 (T)를 포함한 플렉서블 기판(101) 전면에 형성되어 상기 드레인 전극(113b)을 노출시키며, 유기 절연재질로 구성된 패시베이션막(115); 및 상기 패시베이션막(115) 상에 형성되고, 상기 드레인 전극(113b)과 전기적으로 연결된 도전층패턴(121)을 포함하여 구성된다.
여기서, 상기 플렉서블 기판(101)에는 섬 형태의 다수의 박막 트랜지스터(T)가 형성되는데, 상기 박막 트랜지스터(T) 각 각에 형성된 게이트 절연막 패턴 (105a)은 서로 분리 형성된다.
또한, 상기 유기 절연재질로 구성된 패시베이션막(115)은 상기 박막 트랜지스터(T) 각 각을 포함한 상기 플렉서블 기판(101) 상에 형성된다.
상기 플렉서블 기판(flexible substrate)(101)은 플렉서블(flexible)한 재질인 플라스틱 또는 다른 적절한 재질, 예를 들어 폴리 이미드(poly imide)와 다수의 버퍼층(buffer layer)을 포함하여 이루어질 수 있다.
상기 게이트 전극(103)으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
또한, 상기 게이트 절연막(105a)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함한다. 예를 들어, 상기 게이트절연막(107)으로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
상기 활성층 패턴(107a)은 소스전극(113a)과 드레인전극(113b) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘(a-Si) 재질 대신에 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체막, 화합물 반도체, 카본 나노 튜브 (Carbon nano tube), 그라핀(graphene) 및 유기 반도체를 사용한다.
이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 활성층 패턴(109a)은 인듐아연 복합 산화물 (InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
상기 식각 정지층 패턴(109)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물 중에서 선택하여 사용할 수 있다.
그리고, 상기 소스전극(113a) 및 드레인전극(113b)으로는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
이와 같이, 상기 게이트 전극(103), 게이트 절연막 패턴(105a), 활성층 패턴 (107a) 및 소스전극(113a) 그리고 드레인 전극(113b)은 섬(island) 형태의 박막 트랜지스터(T) 구조를 이룬다. 즉, 상기 섬 형태의 박막 트랜지스터(T)를 구성하는 게이트 절연막(105a)은 이웃하는 박막 트랜지스터의 게이트 절연막과 분리 형성된다.
상기 유기 절연재질로 구성된 패시베이션막(115)은 상기 박막 트랜지스터(T)을 포함한 플렉서블 기판(101) 전면에 형성된다. 이때, 상기 패시베이션막(115)은 상기 플렉서블 기판(101) 상에 형성되는 다수의 박막 트랜지스터(T)를 덮게 됨으로써 박막 트랜지스터(T) 각 각을 구성하는 게이트 절연막(105a)은 독립적으로 분리된다. 상기 유기 절연재질로는 포토 아크릴, 폴리머(polymer)을 포함하는 유기 절연물질들 중에서 어느 하나를 선택하여 사용한다.
상기 도전층 패턴(121)은 상기 패시베이션막(115) 내에 형성된 드레인 콘택홀(미도시)을 통해 상기 드레인 전극(113b)과 전기적으로 연결되는데, 이 도전층 패턴(121)은 액정표시장치(LCD)에서는 화소전극으로 사용되고, 유기전계 발광소자에서는 캐소드전극(cathode electrode) 또는 애노드 전극(anode electrode) 등으로 사용된다.
상기한 바와 같이, 본 발명에 따른 표시장치용 박막 트랜지스터 어레이 기판 은, 플렉서블 기판상에 소자 제작시 섬(island) 형태의 활성층과 게이트 절연막 및 게이트 전극으로 구성된 바텀 게이트(Bottom Gate) 방식의 박막 트랜지스터를 형성함으로써 채널영역의 구조적인 독립성을 확보하고, 이로 인한 벤딩되는 (bendable) 박막 트랜지스터 어레이 기판에서 박막 트랜지스터(TFT)의 성능을 유지할 수 있다.
또한, 본 발명에 따른 표시장치용 박막 트랜지스터 어레이 기판은, 박막 트랜지스터 어레이 기판에 형성되는 바텀 게이트 방식의 다수의 박막 트랜지스터를 서로 독립된 섬 형태로 구성하고, 이들 박막 트랜지스터 및 그 사이를 유기 절연물질로 덮도록 함으로써 유기 및 무기 절연재질을 이용한 섬 형태의 박막 트랜지스터 구조를 통해 벤딩 스트레스(bending stress)에 의한 소자의 결함 발생을 억제시킬 수 있다.
특히, 박막 트랜지스터 어레이 기판 내에서 박막 트랜지스터 소자의 채널영역과 벤딩 영역의 구조 및 재료, 예를 들어 채널영역에만 게이트 절연막을 형성하고 벤딩 영역, 즉 박막 트랜지스터를 제외한 지역에는 게이트 절연막을 형성하지 않고 분리함으로써 높은 벤딩 특성(high bending) (즉, rollable 및 foldable)을 갖는 박막 트랜지스터 어레이 기판인 백 플랜(back plane)을 구현할 수 있다.
한편, 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판 구조에 대해 도 5를 참조하여 상세히 설명한다.
도 5는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판의 개략적인 단면도로서, 탑 게이트 방식의 박막 트랜지스터 구조를 개략적으로 도시한 단면도이다.
본 발명에 따른 박막 트랜지스터 어레이 기판에 적용하는 박막 트랜지스터 (T)는 탑 게이트(Top gate), 바텀 게이트(Bottom gate) 방식 등을 포함하여 구동 가능한 박막 트랜지스터 구조를 모두 포함한다. 특히, 본 발명의 제2 실시 예에 따른 박막 트랜지스터(T)는 탑 게이트 방식의 박막 트랜지스터를 적용한 경우이다.
본 발명에 따른 박막 트랜지스터(T)는 액정표시장치 (Liquid Crystal Display; 이하 LCD라 함), 유기전계 발광 다이오드(Organic Luminescence Emitted Diode; 이하 OLED라 함) 등 평판 디스플레이의 구동 소자 또는 스위칭 소자나, 메모리 소자의 주변 회로 구성을 위한 소자 등 다양한 전자 소자에 적용될 수 있다.
도 5를 참조하면, 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판은 플렉서블 기판(201)상에 형성된 활성층 패턴(205a); 상기 활성층 패턴 (205a) 상에 적층되어 상기 활성층 패턴(205a)과 더불어 섬 형태의 구조를 이루는 게이트 절연막 패턴(207a) 및 게이트 전극(209a); 상기 게이트 전극(209a)과 게이트 절연막 패턴(207a) 및 활성층 패턴(205a)을 포함한 플렉서블 기판(201) 전면에 형성되어 상기 활성층 패턴(205a)의 일부를 노출하고, 유기 절연재질로 구성된 층간 절연막(211); 상기 층간 절연막(211) 상에 형성되고, 상기 활성층 패턴(205a)과 접촉되는 소스전극(215a) 및 드레인 전극(215b); 상기 층간 절연막(211) 상에 형성되어 상기 드레인 전극(215b)을 노출하고, 유기 절연 물질로 구성된 패시베이션막 (217); 상기 패시베이션막(217) 상에 형성되고, 상기 드레인 전극(215b)과 전기적으로 연결되는 도전층패턴(221)을 포함하여 구성된다.
여기서, 상기 플렉서블 기판(201)에는 섬 형태의 다수의 박막 트랜지스터(T)가 형성되는데, 상기 박막 트랜지스터(T) 각 각에 형성된 게이트 절연막 패턴 (207a)은 서로 분리 형성된다.
상기 플렉서블 기판(flexible substrate)(201)은 플렉서블(flexible)한 재질인 플라스틱 또는 다른 적절한 재질, 예를 들어 폴리 이미드(poly imide)와 다수의 버퍼층(buffer layer)을 포함하여 이루어질 수 있다.
상기 활성층 패턴(205a)은 소스전극(215a)과 드레인전극(215b) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘(a-Si) 재질 대신에 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체막, 화합물 반도체, 카본 나노 튜브 (Carbon nano tube), 그라핀(graphene) 및 유기 반도체를 사용한다.
이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 활성층 패턴(205a)은 인듐아연 복합 산화물 (InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
또한, 상기 게이트 절연막(207a)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함한다. 예를 들어, 상기 게이트절연막(107)으로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
상기 게이트 전극(209a)으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
그리고, 상기 소스전극(215a) 및 드레인전극(215b)으로는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
이와 같이, 상기 게이트 전극(209a), 게이트 절연막 패턴(207a) 및 활성층 패턴(205a)은 섬(island) 형태의 박막 트랜지스터(T) 구조를 이룬다. 즉, 상기 섬 형태의 박막 트랜지스터(T)를 구성하는 게이트 절연막(207a)은 이웃하는 박막 트랜지스터의 게이트 절연막과 분리 형성된다.
상기 유기 절연재질로 구성된 층간절연막(211) 및 패시베이션막(217)은 상기 박막 트랜지스터(T)을 포함한 플렉서블 기판(201) 전면에 형성되는데, 상기 층간절연막(211)은 상기 플렉서블 기판(201) 상에 형성되는 다수의 박막 트랜지스터(T)를 덮게 됨으로써 박막 트랜지스터(T) 각 각을 구성하는 게이트 절연막(207a)은 독립적으로 분리된다. 상기 유기 절연재질로는 포토 아크릴, 폴리머(polymer)을 포함하는 유기 절연물질들 중에서 어느 하나를 선택하여 사용한다.
상기 도전층 패턴(221)은 상기 패시베이션막(217) 내에 형성된 드레인 콘택홀(미도시)을 통해 상기 드레인 전극(215b)과 전기적으로 연결되는데, 이 도전층 패턴(221)은 액정표시장치(LCD)에서는 화소전극으로 사용되고, 유기전계 발광소자에서는 캐소드전극(cathode electrode) 또는 애노드 전극(anode electrode) 등으로 사용된다.
상기한 바와 같이, 본 발명에 따른 표시장치용 박막 트랜지스터 어레이 기판 은, 플렉서블 기판상에 소자 제작시 섬(island) 형태의 활성층과 게이트 절연막 및 게이트 전극으로 구성된 탑 게이트 방식의 박막 트랜지스터를 형성함으로써 채널영역의 구조적인 독립성을 확보하고, 이로 인한 벤딩되는(bendable) 박막 트랜지스터 어레이 기판에서 박막 트랜지스터(TFT)의 성능을 유지할 수 있다.
또한, 본 발명에 따른 표시장치용 박막 트랜지스터 어레이 기판은, 박막 트랜지스터 어레이 기판에 형성되는 탑 게이트 방식의 다수의 박막 트랜지스터를 서로 독립된 섬 형태로 구성하고, 이들 박막 트랜지스터 및 그 사이를 유기 절연물질로 덮도록 함으로써 유기 및 무기 절연재질을 이용한 섬 형태의 박막 트랜지스터 구조를 통해 벤딩 스트레스(bending stress)에 의한 소자의 결함 발생을 억제시킬 수 있다.
특히, 박막 트랜지스터 어레이 기판 내에서 박막 트랜지스터 소자의 채널영역과 벤딩 영역의 구조 및 재료, 예를 들어 채널영역에만 게이트 절연막을 형성하고 벤딩 영역, 즉 박막 트랜지스터를 제외한 지역에는 게이트 절연막을 형성하지 않고 분리 형성함으로써 높은 벤딩 특성(high bending) (즉, rollable 및 foldable)을 갖는 박막 트랜지스터 어레이 기판인 백 플랜(back plane)을 구현할 수 있다.
또 한편, 본 발명의 제3 실시 예에 따른 박막 트랜지스터 어레이 기판 구조에 대해 도 6을 참조하여 상세히 설명한다.
도 6은 본 발명의 제3 실시 예에 따른 박막 트랜지스터 어레이 기판의 개략적인 단면도로서, 탑 게이트 방식의 박막 트랜지스터 구조를 개략적으로 도시한 단면도이다.
본 발명에 따른 박막 트랜지스터 어레이 기판에 적용하는 박막 트랜지스터 (T)는 탑 게이트(Top gate), 바텀 게이트(Bottom gate) 방식 등을 포함하여 구동 가능한 박막 트랜지스터 구조를 모두 포함한다. 특히, 본 발명의 제3 실시 예에 따른 박막 트랜지스터(T)는 탑 게이트 방식의 박막 트랜지스터를 적용한 경우로서, 버퍼 절연막패턴(305a) 및 보호 절연막(315a)의 구성을 제외한 나머지 구성은 제2 실시 예와 동일하다.
본 발명에 따른 박막 트랜지스터(T)는 액정표시장치 (Liquid Crystal Display; 이하 LCD라 함), 유기전계 발광 다이오드(Organic Luminescence Emitted Diode; 이하 OLED라 함) 등 평판 디스플레이의 구동 소자 또는 스위칭 소자나, 메모리 소자의 주변 회로 구성을 위한 소자 등 다양한 전자 소자에 적용될 수 있다.
도 6을 참조하면, 본 발명의 제3 실시 예에 따른 박막 트랜지스터 어레이 기판은 플렉서블 기판(301)상에 형성된 버퍼 절연막패턴(305a) 및 활성층 패턴 (307a); 상기 활성층 패턴(307a) 상에 적층되어 상기 활성층 패턴(307a)과 더불어 섬 형태의 구조를 이루는 게이트 절연막 패턴(311a) 및 게이트 전극(313a); 상기 게이트 전극(313a)과 게이트 절연막 패턴(311a) 및 활성층 패턴(307a)의 표면상에 형성된 보호 절연막 패턴(315a); 상기 보호 절연막 패턴(315a)을 포함한 플렉서블 기판(301) 전면에 형성되어 상기 활성층 패턴(307a)의 일부를 노출하고, 유기 절연재질로 구성된 층간 절연막(317); 상기 층간 절연막(317) 상에 형성되고, 상기 활성층 패턴(307a)과 접촉되는 소스전극(319a) 및 드레인 전극(319b); 상기 층간 절연막(317) 상에 형성되어 상기 드레인 전극(319b)을 노출하고, 유기 절연 물질로 구성된 패시베이션막(321); 상기 패시베이션막(321) 상에 형성되고, 상기 드레인 전극(319b)과 전기적으로 연결되는 도전층패턴(325)을 포함하여 구성된다.
여기서, 상기 플렉서블 기판(301)에는 섬 형태의 다수의 박막 트랜지스터(T)가 형성되는데, 상기 박막 트랜지스터(T) 각 각에 형성된 게이트 절연막 패턴 (311a)은 서로 분리 형성된다.
또한, 상기 유기 절연재질로 구성된 층간절연막(317) 및 패시베이션막(321)은 상기 박막 트랜지스터(T) 각 각을 포함한 상기 플렉서블 기판(301) 상에 형성되어 상기 다수의 박막 트랜지스터(T) 각각은 서로 독립적으로 분리된다.
상기 플렉서블 기판(flexible substrate)(301)은 플렉서블(flexible)한 재질인 플라스틱 또는 다른 적절한 재질, 예를 들어 폴리 이미드(poly imide)와 다수의 버퍼층(buffer layer)을 포함하여 이루어질 수 있다.
상기 활성층 패턴(307a)은 소스전극(319a)과 드레인전극(319b) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘(a-Si) 재질 대신에 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체막, 화합물 반도체, 카본 나노 튜브 (Carbon nano tube), 그라핀(graphene) 및 유기 반도체를 사용한다.
이때, 상기 산화물 반도체로는, 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 활성층 패턴(307a)은 인듐아연 복합 산화물 (InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
한편, 상기 활성층 패턴(307a) 하부에 버퍼 절연막 패턴(305a)이 형성되어 있다.
또한, 상기 게이트 절연막(311a)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함한다. 예를 들어, 상기 게이트절연막(107)으로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
상기 게이트 전극(313a)으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
상기 보호 절연막 패턴(315a)은 상기 유기 절연 재질로 구성된 층간절연막 (317)이 상기 활성층 패턴(307a)과 직접 접촉되는 것을 방지하기 위해 상기 게이트 전극(313a)과 게이트 절연막 패턴(311a) 및 활성층 패턴(307a)의 표면상에 형성되어 상기 활성층 패턴(307a)을 캡슐화시킨다. 이때, 상기 보호 절연막 패턴(315a)으로는 실리콘(Si) 계열의 산화막, 질화막을 포함하는 무기 절연물질 중에서 선택하여 사용한다.
그리고, 상기 소스전극(319a) 및 드레인 전극(319b)으로는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
이와 같이, 상기 게이트 전극(313a), 게이트 절연막 패턴(313a) 및 활성층 패턴(307a)은 섬(island) 형태의 박막 트랜지스터(T) 구조를 이룬다. 즉, 상기 섬 형태의 박막 트랜지스터(T)를 구성하는 게이트 절연막 패턴(311a)은 이웃하는 박막 트랜지스터의 게이트 절연막과 분리 형성된다.
상기 유기 절연재질로 구성된 층간절연막(317) 및 패시베이션막(321)은 상기 박막 트랜지스터(T)을 포함한 플렉서블 기판(301) 전면에 형성되는데, 상기 층간절연막(317)은 상기 플렉서블 기판(301) 상에 형성되는 다수의 박막 트랜지스터(T)를 덮게 됨으로써 박막 트랜지스터(T) 각 각을 구성하는 게이트 절연막(311a)은 독립적으로 분리된다. 상기 유기 절연재질로는 포토 아크릴, 폴리머(polymer)을 포함하는 유기 절연물질들 중에서 어느 하나를 선택하여 사용한다.
상기 도전층 패턴(325)은 상기 패시베이션막(321) 내에 형성된 드레인 콘택홀(미도시)을 통해 상기 드레인 전극(319b)과 전기적으로 연결되는데, 이 도전층 패턴(325)은 액정표시장치(LCD)에서는 화소전극으로 사용되고, 유기전계 발광소자에서는 캐소드전극(cathode electrode) 또는 애노드 전극(anode electrode) 등으로 사용된다.
상기한 바와 같이, 본 발명에 따른 표시장치용 박막 트랜지스터 어레이 기판 은, 플렉서블 기판상에 소자 제작시 섬(island) 형태의 활성층과 게이트 절연막 및 게이트 전극으로 구성된 탑 게이트 방식의 박막 트랜지스터를 형성함으로써 채널영역의 구조적인 독립성을 확보하고, 이로 인한 벤딩되는(bendable) 박막 트랜지스터 어레이 기판에서 박막 트랜지스터(TFT)의 성능을 유지할 수 있다.
또한, 본 발명에 따른 표시장치용 박막 트랜지스터 어레이 기판은, 박막 트랜지스터 어레이 기판에 형성되는 탑 게이트 방식의 다수의 박막 트랜지스터를 서로 독립된 섬 형태로 구성하고, 이들 박막 트랜지스터 및 그 사이를 유기 절연물질로 덮도록 함으로써 유기 및 무기 절연재질을 이용한 섬 형태의 박막 트랜지스터 구조를 통해 벤딩 스트레스(bending stress)에 의한 소자의 결함 발생을 억제시킬 수 있다.
특히, 박막 트랜지스터 어레이 기판 내에서 박막 트랜지스터 소자의 채널영역과 벤딩 영역의 구조 및 재료, 예를 들어 채널영역에만 게이트 절연막을 형성하고 벤딩 영역, 즉 박막 트랜지스터를 제외한 지역에는 게이트 절연막을 형성하지 않고 분리 형성함으로써 높은 벤딩 특성(high bending) (즉, rollable 및 foldable)을 갖는 박막 트랜지스터 어레이 기판인 백 플랜(back plane)을 구현할 수 있다.
상기 구성으로 이루어지는 본 발명에 따른 표시장치용 박막 트랜지스터 어레이 기판 제조 방법에 대해 도 7a 내지 7h를 참조하여 설명하면 다음과 같다.
도 7a 내지 7h는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 공정 단면도들이다.
도 7a을 참조하면, 플렉서블 기판(101)상에 제1 금속 도전층(미도시)을 증착한 후 마스크 공정을 통해 이를 선택적으로 패터닝하여 게이트 전극(103)을 형성한다. 이때, 상기 게이트 전극(103)으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
상기 플렉서블 기판(flexible substrate)(101)은 플렉서블(flexible)한 재질인 플라스틱 또는 다른 적절한 재질, 예를 들어 폴리 이미드(poly imide)와 다수의 버퍼층(buffer layer)을 포함하여 이루어질 수 있다.
그 다음, 도 7b를 참조하면, 상기 게이트 전극(103)을 포함한 상기 플렉서블 기판(101) 전면에 게이트 절연막(105)과 활성층(107)을 차례로 증착한 후, 마스크 공정을 통해 상기 활성층(107)을 선택적으로 패터닝하여 상기 게이트 전극(103)의 일부 상에 활성층 패턴(107a)을 형성한다.
이때, 또한, 상기 게이트 절연막(105a)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함한다. 예를 들어, 상기 게이트절연막(107)으로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄 (ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
상기 활성층 패턴(107a)은 소스전극(113a)과 드레인전극(113b) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘(a-Si) 재질 대신에 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체막, 화합물 반도체, 카본 나노 튜브 (Carbon nano tube), 그라핀(graphene) 및 유기 반도체를 사용한다.
이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 활성층 패턴(109a)은 인듐아연 복합 산화물 (InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
이어서, 도 7c를 참조하면, 상기 활성층 패턴(107a)을 포함한 상기 게이트 절연막(105) 상에 무기 절연물질로 이루어진 식각 정지층(109)을 증착한다.
그 다음, 도 7d를 참조하면, 마스크 공정을 통해 상기 식각 정지층(109)을 선택적으로 패터닝하여 상기 활성층(107a)의 채널영역 상에 식각 정지층 패턴 (109a)을 형성한다.
이어서, 도 7e를 참조하면, 상기 식각 정지층 패턴(109a)과 활성층 패턴 (107a) 및 게이트 절연막(105) 상에 제2 금속 도전층(113)을 스퍼터링 방법으로 증착한다. 이때, 상기 제2 금속 도전층(113)의 재질로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금 (Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
그 다음, 도 7f를 참조하면, 마스크 공정을 통해 상기 제2 금속 도전층(313)을 선택적으로 패터닝하여 서로 이격된 소스전극(113a) 및 드레인 전극(113b)과 함께 상기 소스전극(113a) 및 드레인 전극(113b)의 측면 아래의 게이트 절연막(105)도 추가로 식각하여 게이트 절연막패턴(105a)을 형성한다.
이때, 상기 게이트 전극(103)과, 게이트 절연막 패턴(105a), 활성층 패턴 (107a), 식각 정지층 패턴(109a) 및 소스전극(113a) 그리고 드레인 전극(113b)은 섬 형태의 박막 트랜지스터(T)를 구성한다. 특히, 상기 게이트 절연막 패턴(105a)은 상기 박막 트랜지스터(T) 내에만 형성되어 이웃하는 박막 트랜지스터에 구비된 게이트 절연막과는 독립적으로 분리된다.
이어서, 도 7g를 참조하면, 상기 게이트 절연막 패턴(105a)과 식각 정지층 패턴(109a) 및 소스전극(113a) 그리고 드레인 전극(113b)을 포함한 플렉시블 기판 (101) 전면에 유기 절연재질로 구성된 패시베이션막(115)을 증착한다. 이때, 상기 유기 절연재질로는 포토 아크릴, 폴리머(polymer)을 포함하는 유기 절연물질들 중에서 어느 하나를 선택하여 사용한다. 상기 패시베이션막(115)은 상기 플렉서블 기판(101) 상에 형성되는 다수의 박막 트랜지스터(T)를 덮게 됨으로써 박막 트랜지스터(T) 각 각을 구성하는 게이트 절연막(105a)은 독립적으로 분리된다.
그 다음, 상기 패시베이션막(115)을 마스크 공정을 통해 선택적으로 패터닝하여, 상기 드레인 전극(113b)을 노출시키는 드레인 콘택홀(117)을 형성한다.
이어서, 도 7h를 참조하면, 상기 드레인 콘택홀(117)을 포함한 상기 패시베이션막(115) 상에 도전층(미도시)을 증착한 후, 마스크 공정을 통해 이를 선택적으로 패터닝하여 상기 드레인 콘택홀(117)을 통해 상기 드레인 전극(113b)과 전기적으로 연결되는 도전층 패턴(121)을 형성함으로써 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판 제조공정을 완료한다. 이때, 상기 도전층 패턴(121)은 액정표시장치(LCD)에서는 화소전극으로 사용되고, 유기전계 발광소자에서는 캐소드전극 (cathode electrode) 또는 애노드 전극(anode electrode) 등으로 사용된다.
상기 도전층 패턴(121)으로는 투명한 도전 물질, 예를 들어 ITO, IZO와 같은 도전 물질을 사용하거나, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금 (Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
한편, 상기 도전층 패턴(121)이 액정표시장치의 화소전극으로 사용하는 경우에, 투명한 도전 물질로는 ITO, IZO와 같은 도전 물질을 사용하고, 유기전계 발광소자의 캐소드전극(cathode electrode) 또는 애노드 전극(anode electrode) 등으로 사용하는 경우에는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금 (Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
상기한 바와 같이, 본 발명의 제1 실시 예에 따른 표시장치용 박막 트랜지스터 어레이 기판 제조방법은 플렉서블 기판상에 소자 제작시 섬(island) 형태의 활성층과 게이트 절연막 및 게이트 전극으로 구성된 바텀 게이트 방식의 박막 트랜지스터를 형성함으로써 채널영역의 구조적인 독립성을 확보하고, 이로 인한 벤딩되는 (bendable) 박막 트랜지스터 어레이 기판에서 박막 트랜지스터(TFT)의 성능을 유지할 수 있다.
또한, 본 발명의 제1 실시 예에 따른 표시장치용 박막 트랜지스터 어레이 기판 제조방법은 박막 트랜지스터 어레이 기판에 형성되는 바텀 게이트 방식의 다수의 박막 트랜지스터를 서로 독립된 섬 형태로 구성하고, 이들 박막 트랜지스터 및 그 사이를 유기 절연물질로 덮도록 함으로써 유기 및 무기 절연재질을 이용한 섬 형태의 박막 트랜지스터 구조를 통해 벤딩 스트레스(bending stress)에 의한 소자의 결함 발생을 억제시킬 수 있다.
특히, 박막 트랜지스터 어레이 기판 내에서 박막 트랜지스터 소자의 채널영역과 벤딩 영역의 구조 및 재료, 예를 들어 채널영역에만 게이트 절연막을 형성하고 벤딩 영역, 즉 박막 트랜지스터를 제외한 지역에는 게이트 절연막을 형성하지 않고 분리함으로써 높은 벤딩 특성(high bending) (즉, rollable 및 foldable)을 갖는 박막 트랜지스터 어레이 기판인 백 플랜(back plane)을 구현할 수 있다.
한편, 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법에 대해 도 8a 내지 8h를 참조하여 설명하면 다음과 같다.
도 8a 내지 8h는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 공정 단면도들이다.
도 8a을 참조하면, 플렉서블 기판(201)상에 활성층(미도시)을 증착한 후, 마스크 공정을 통해 이를 선택적으로 패터닝하여 활성층 패턴(205)을 형성한다. 이때, 상기 플렉서블 기판(flexible substrate)(201)은 플렉서블(flexible)한 재질인 플라스틱 또는 다른 적절한 재질, 예를 들어 폴리 이미드(poly imide)와 다수의 버퍼층(buffer layer)을 포함하여 이루어질 수 있다.
또한, 상기 활성층 패턴(205)은 소스전극과 드레인전극 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘(a-Si) 재질 대신에 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체막, 화합물 반도체, 카본 나노 튜브 (Carbon nano tube), 그라핀(graphene) 및 유기 반도체를 사용한다.
이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 활성층 패턴(109a)은 인듐아연 복합 산화물 (InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
그 다음, 도 8b를 참조하면, 상기 활성층 패턴(205)을 포함한 플렉서블 기판(201) 전면에 게이트 절연막(207)과 제1 금속 도전층(209)을 차례로 증착한다. 이때, 상기 게이트 절연막(207a)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함한다. 예를 들어, 상기 게이트절연막 (107)으로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄 (ZrO2), 산화하프늄 (HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물 (Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
상기 제1 금속 도전층(209)으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐 (MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
이어서, 도 8c를 참조하면, 마스크 공정을 통해 상기 제1 금속 도전층(209) 및 게이트 절연막(207)을 순차적으로 패터닝하여 게이트 전극(209a) 및 게이트 절연막 패턴(207a)을 형성한다. 이때, 상기 게이트 전극(209a)과 게이트 절연막 패턴 (207a) 및 활성층 패턴(205)은 섬(island) 형태의 박막 구조를 갖게 된다.
그 다음, 도 8d를 참조하면, 상기 게이트 전극(209a)을 포함한 상기 플렉서블 기판(201) 전면에 유기 절연재질로 구성된 층간절연막(211)을 증착한다. 이때, 상기 유기 절연재질로는 포토 아크릴, 폴리머(polymer)을 포함하는 유기 절연물질들 중에서 어느 하나를 선택하여 사용한다. 상기 층간 절연막(211)은 상기 플렉서블 기판(201) 상에 형성되는 다수의 박막 트랜지스터(T)를 덮게 됨으로써 박막 트랜지스터(T) 각 각을 구성하는 게이트 절연막(207a)은 독립적으로 분리된다.
이어서, 도 8e를 참조하면, 마스크 공정을 통해 상기 층간절연막(211)을 선택적으로 패터닝하여, 상기 활성층 패턴(205)의 소스영역(미도시) 및 드레인영역(미도시)을 각각 노출시키는 제1 및 2 콘택홀(213a, 213b)을 형성한다.
그 다음, 도 8f를 참조하면, 상기 층간절연막(211) 상에 제2 금속 도전층(미도시)을 증착한 후, 마스크 공정을 통해 이를 선택적으로 패터닝하여, 상기 소스영역(미도시) 및 드레인영역(미도시)에 각각 접촉하는 소스전극(215a) 및 드레인 전극(215b)을 형성한다. 이때, 상기 게이트 전극(209a)과, 게이트 절연막 패턴 (207a), 활성층 패턴(205) 및 소스전극(215a) 그리고 드레인 전극(215b)은 섬 형태의 박막 트랜지스터(T)를 구성한다. 특히, 상기 게이트 절연막 패턴(207a)은 상기 박막 트랜지스터(T) 내에만 형성되어 이웃하는 박막 트랜지스터에 구비된 게이트 절연막과는 독립적으로 분리된다.
이어서, 도 8h를 참조하면, 상기 소스전극(215a) 및 드레인 전극(215b)을 포함한 상기 층간절연막(211) 상에 유기 절연재질로 구성된 패시베이션막(217)을 증착한다. 이때, 상기 유기 절연재질로는 포토 아크릴, 폴리머(polymer)을 포함하는 유기 절연물질들 중에서 어느 하나를 선택하여 사용한다.
그 다음, 마스크 공정을 통해 상기 패시베이션막(217)을 선택적으로 패터닝하여, 상기 드레인 전극(215b)을 노출시키는 드레인 콘택홀(219)을 형성한다.
이어서, 상기 드레인 콘택홀(219)을 포함한 상기 패시베이션막(217) 상에 도전층(미도시)을 증착한 후, 마스크 공정을 통해 이를 선택적으로 패터닝하여 상기 드레인 콘택홀(219)을 통해 상기 드레인 전극(215b)과 전기적으로 연결되는 도전층 패턴(221)을 형성함으로써 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판 제조공정을 완료한다. 이때, 상기 도전층 패턴(221)은 액정표시장치(LCD)에서는 화소전극으로 사용되고, 유기전계 발광소자에서는 캐소드전극 (cathode electrode) 또는 애노드 전극(anode electrode) 등으로 사용된다.
상기 도전층 패턴(221)으로는 투명한 도전 물질, 예를 들어 ITO, IZO와 같은 도전 물질을 사용하거나, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금 (Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
한편, 상기 도전층 패턴(221)이 액정표시장치의 화소전극으로 사용하는 경우에, 투명한 도전 물질로는 ITO, IZO와 같은 도전 물질을 사용하고, 유기전계 발광소자의 캐소드전극(cathode electrode) 또는 애노드 전극(anode electrode) 등으로 사용하는 경우에는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금 (Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
상기한 바와 같이, 본 발명의 제2 실시 예에 따른 표시장치용 박막 트랜지스터 어레이 기판 제조방법은 플렉서블 기판상에 소자 제작시 섬(island) 형태의 활성층과 게이트 절연막 및 게이트 전극으로 구성된 탑 게이트 방식의 박막 트랜지스터를 형성함으로써 채널영역의 구조적인 독립성을 확보하고, 이로 인한 벤딩되는 (bendable) 박막 트랜지스터 어레이 기판에서 박막 트랜지스터(TFT)의 성능을 유지할 수 있다.
또한, 본 발명의 제2 실시 예에 따른 표시장치용 박막 트랜지스터 어레이 기판 제조방법은 박막 트랜지스터 어레이 기판에 형성되는 탑 게이트 방식의 다수의 박막 트랜지스터를 서로 독립된 섬 형태로 구성하고, 이들 박막 트랜지스터 및 그 사이를 유기 절연물질로 덮도록 함으로써 유기 및 무기 절연재질을 이용한 섬 형태의 박막 트랜지스터 구조를 통해 벤딩 스트레스(bending stress)에 의한 소자의 결함 발생을 억제시킬 수 있다.
특히, 박막 트랜지스터 어레이 기판 내에서 박막 트랜지스터 소자의 채널영역과 벤딩 영역의 구조 및 재료, 예를 들어 채널영역에만 게이트 절연막을 형성하고 벤딩 영역, 즉 박막 트랜지스터를 제외한 지역에는 게이트 절연막을 형성하지 않고 분리함으로써 높은 벤딩 특성(high bending) (즉, rollable 및 foldable)을 갖는 박막 트랜지스터 어레이 기판인 백 플랜(back plane)을 구현할 수 있다.
한편, 본 발명의 제3 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법에 대해 도 9a 내지 9j를 참조하여 설명하면 다음과 같다.
도 9a 내지 9j는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 공정 단면도들이다.
도 9a을 참조하면, 플렉서블 기판(301)상에 버퍼절연막(305)과 활성층(307)을 차례로 증착한다.
그 다음, 도 9b를 참조하면, 마스크 공정을 통해 상기 버퍼절연막(305)과 활성층(307)을 선택적으로 패터닝하여 버퍼절연막 패턴(305a) 및 활성층 패턴(307a)을 형성한다. 이때, 상기 플렉서블 기판(flexible substrate)(301)은 플렉서블 (flexible)한 재질인 플라스틱 또는 다른 적절한 재질, 예를 들어 폴리 이미드 (poly imide)와 다수의 버퍼층(buffer layer)을 포함하여 이루어질 수 있다.
또한, 상기 활성층 패턴(307a)은 소스전극과 드레인전극 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘(a-Si) 재질 대신에 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체막, 화합물 반도체, 카본 나노 튜브 (Carbon nano tube), 그라핀(graphene) 및 유기 반도체를 사용한다.
이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 활성층 패턴(307a)은 인듐아연 복합 산화물 (InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
이어서, 도 9c를 참조하면, 상기 활성층 패턴(307a)을 포함한 플렉서블 기판(301) 전면에 게이트 절연막(311)과 제1 금속 도전층(313)을 차례로 증착한다. 이때, 상기 게이트 절연막(311)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함한다. 예를 들어, 상기 게이트절연막 (107)으로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄 (ZrO2), 산화하프늄 (HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물 (Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
상기 제1 금속 도전층(313)으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐 (MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
그 다음, 도 9d를 참조하면, 마스크 공정을 통해 상기 제1 금속 도전층(313) 및 게이트 절연막(311)을 순차적으로 패터닝하여 게이트 전극(313a) 및 게이트 절연막 패턴(311a)을 형성한다. 이때, 상기 게이트 전극(313a)과 게이트 절연막 패턴 (311a) 및 활성층 패턴(307a)은 섬(island) 형태의 박막 구조를 갖게 된다.
이어서, 도 9d를 참조하면, 상기 게이트 전극(313a), 게이트 절연막 패턴 (311a), 활성층 패턴(307a) 및 버퍼절연막패턴(305a)을 포함한 상기 플렉서블 기판(301) 상에 무기 절연물질로 구성된 보호 절연막(315)을 증착한다. 이때, 상기 무기 절연물질로는 실리콘(Si) 계열의 산화막, 질화막을 포함한 무기 절연 재질 중에서 선택하여 사용한다.
그 다음, 도 9e를 참조하면, 도 마스크 공정을 통해 상기 보호 절연막(315)을 선택적으로 패터닝하여 보호 절연막패턴(315a)을 형성한다. 이때, 상기 보호 절연막 패턴(315a)은 후속 공정에서 형성될 유기 절연재질로 구성된 층간절연막(317)이 상기 활성층 패턴 (307a)과 직접 접촉되는 것을 방지하기 위해 상기 게이트 전극(313a)과 게이트 절연막 패턴(311a) 및 활성층 패턴(307a)의 표면상에 형성되어 상기 활성층 패턴 (307a)을 캡슐화시킨다.
이어서, 상기 보호 절연막패턴(315a)을 포함한 상기 플렉서블 기판(301) 전면에 유기 절연재질로 구성된 층간절연막(317)을 증착한다. 이때, 상기 유기 절연재질로는 포토 아크릴, 폴리머(polymer)을 포함하는 유기 절연물질들 중에서 어느 하나를 선택하여 사용한다. 상기 층간 절연막(317)은 상기 플렉서블 기판(301) 상에 형성되는 다수의 박막 트랜지스터(T)를 덮게 됨으로써 박막 트랜지스터(T) 각 각을 구성하는 게이트 절연막(311a)은 독립적으로 분리된다.
그 다음, 도 9f를 참조하면, 마스크 공정을 통해 상기 층간절연막(317)을 선택적으로 패터닝하여, 상기 활성층 패턴(307a)의 소스영역(미도시) 및 드레인영역(미도시)을 각각 노출시키는 제1 및 2 콘택홀(318a, 318b)을 형성한다.
이어서, 도 9g를 참조하면, 상기 층간절연막(317) 상에 제2 금속 도전층(미도시)을 증착한 후, 마스크 공정을 통해 이를 선택적으로 패터닝하여, 상기 소스영역(미도시) 및 드레인영역(미도시)에 각각 접촉하는 소스전극(319a) 및 드레인 전극(319b)을 형성한다. 이때, 상기 게이트 전극(313a)과, 게이트 절연막 패턴 (311a), 활성층 패턴(307a) 및 소스전극(319a) 그리고 드레인 전극(319b)은 섬 형태의 박막 트랜지스터(T)를 구성한다. 특히, 상기 게이트 절연막 패턴(311a)은 상기 박막 트랜지스터(T) 내에만 형성되어 이웃하는 박막 트랜지스터에 구비된 게이트 절연막과는 독립적으로 분리된다.
그 다음, 도 9h를 참조하면, 상기 소스전극(319a) 및 드레인 전극(319b)을 포함한 상기 층간절연막(317) 상에 유기 절연재질로 구성된 패시베이션막(321)을 증착한다. 이때, 상기 유기 절연재질로는 포토 아크릴, 폴리머(polymer)을 포함하는 유기 절연물질들 중에서 어느 하나를 선택하여 사용한다.
이어서, 도 9i를 참조하면, 마스크 공정을 통해 상기 패시베이션막(321)을 선택적으로 패터닝하여, 상기 드레인 전극(319b)을 노출시키는 드레인 콘택홀(323)을 형성한다.
그 다음, 도 9j를 참조하면, 상기 드레인 콘택홀(323)을 포함한 상기 패시베이션막(321) 상에 도전층(미도시)을 증착한 후, 마스크 공정을 통해 이를 선택적으로 패터닝하여 상기 드레인 콘택홀(323)을 통해 상기 드레인 전극(319b)과 전기적으로 연결되는 도전층 패턴(325)을 형성함으로써 본 발명의 제3 실시 예에 따른 박막 트랜지스터 어레이 기판 제조공정을 완료한다. 이때, 상기 도전층 패턴(325)은 액정표시장치(LCD)에서는 화소전극으로 사용되고, 유기전계 발광소자에서는 캐소드전극 (cathode electrode) 또는 애노드 전극(anode electrode) 등으로 사용된다.
상기 도전층 패턴(325)으로는 투명한 도전 물질, 예를 들어 ITO, IZO와 같은 도전 물질을 사용하거나, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금 (Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
한편, 상기 도전층 패턴(325)이 액정표시장치의 화소전극으로 사용하는 경우에, 투명한 도전 물질로는 ITO, IZO와 같은 도전 물질을 사용하고, 유기전계 발광소자의 캐소드전극(cathode electrode) 또는 애노드 전극(anode electrode) 등으로 사용하는 경우에는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금 (Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
상기한 바와 같이, 본 발명의 제3 실시 예에 따른 표시장치용 박막 트랜지스터 어레이 기판 제조방법은 플렉서블 기판상에 소자 제작시 섬(island) 형태의 활성층과 게이트 절연막 및 게이트 전극으로 구성된 탑 게이트 방식의 박막 트랜지스터를 형성함으로써 채널영역의 구조적인 독립성을 확보하고, 이로 인한 벤딩되는 (bendable) 박막 트랜지스터 어레이 기판에서 박막 트랜지스터(TFT)의 성능을 유지할 수 있다.
또한, 본 발명의 제3 실시 예에 따른 표시장치용 박막 트랜지스터 어레이 기판 제조방법은 박막 트랜지스터 어레이 기판에 형성되는 탑 게이트 방식의 다수의 박막 트랜지스터를 서로 독립된 섬 형태로 구성하고, 이들 박막 트랜지스터 및 그 사이를 유기 절연물질로 덮도록 함으로써 유기 및 무기 절연재질을 이용한 섬 형태의 박막 트랜지스터 구조를 통해 벤딩 스트레스(bending stress)에 의한 소자의 결함 발생을 억제시킬 수 있다.
도 10은 본 발명에 따른 섬 형태의 박막 트랜지스터를 적용하여 제작된 플렉서블 표시장치를 벤딩하는 경우에 높은 벤딩 특성이 나타난 상태의 플레서블 표시장치를 개략적으로 도시한 도면이다.
도 10에 도시된 바와 같이, 박막 트랜지스터 어레이 기판 내에서 박막 트랜지스터 소자의 채널영역과 벤딩 영역의 구조 및 재료, 예를 들어 채널영역에만 게이트 절연막을 형성하고 벤딩 영역, 즉 박막 트랜지스터를 제외한 지역에는 게이트 절연막을 형성하지 않고 분리함으로써 높은 벤딩 특성(high bending) (즉, rollable 및 foldable)을 갖는 박막 트랜지스터 어레이 기판인 백 플랜(back plane)을 구현할 수 있다.
한편, 본 발명의 게이트 절연막 패턴의 또 다른 실시 예로서, 상기에서는 게이트 절연막 패턴이 박막 트랜지스터 영역 내에만 형성되는 경우에 국한하여 설명하였지만, 다수의 화소영역 각 각에 게이트 절연막 패턴을 형성하고, 인접한 화소영역 사이에는 형성하지 않는 경우도 적용가능하다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시 예의 예시로서 해석되어야 한다. 예를 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 박막 트랜지스터의 구성 요소는 다양화할 수 있을 것이고, 구조 또한 다양한 형태로 변형할 수 있을 것이다.
본 발명에 따른 박막 트랜지스터 어레이 기판은 액정표시장치나 유기발광표시장치뿐만 아니라 메모리소자 및 논리 소자 분야에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시 예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100: 플렉서블 표시장치 101: 플렉서블 기판
103: 게이트 전극 105a: 게이트 절연막 패턴
107a: 활성층 패턴 109a: 식각정지층 패턴 1113a: 소스전극 113b: 드레인 전극
115: 패시베이션막 121: 도전층패턴
T: 박막 트랜지스터
103: 게이트 전극 105a: 게이트 절연막 패턴
107a: 활성층 패턴 109a: 식각정지층 패턴 1113a: 소스전극 113b: 드레인 전극
115: 패시베이션막 121: 도전층패턴
T: 박막 트랜지스터
Claims (18)
- 플렉서블 기판상에 형성된 게이트 전극과, 상기 게이트 전극을 포함한 상기 플렉서블 기판의 일부 상에 형성된 게이트 절연막 패턴과, 상기 게이트 전극 위의 상기 게이트 절연막 패턴 상에 형성된 활성층 패턴과, 상기 활성층 패턴 상에 형성된 식각 정지층 패턴과, 상기 식각 정지층 패턴과 활성층 패턴 및 게이트 절연막 패턴 상에 형성되고 서로 이격된 소스전극 및 드레인 전극으로 구성되고, 섬 형태의 구조로 이루어진 박막 트랜지스터;
상기 박막 트랜지스터를 포함한 플렉서블 기판 전면에 형성되어 상기 드레인 전극을 노출시키며, 유기 절연재질로 구성된 패시베이션막; 및
상기 패시베이션막 상에 형성되고, 상기 드레인 전극과 전기적으로 연결된 도전층패턴을 포함하여 구성되는 표시장치용 박막 트랜지스터 어레이 기판. - 제1항에 있어서, 상기 게이트 절연막패턴은 상기 섬 형태의 박막트랜지스터 내에만 형성된 것을 특징으로 하는 표시장치용 박막 트랜지스터 어레이 기판.
- 제1항에 있어서, 상기 패시베이션막은 상기 박막트랜지스터를 포함한 상기 플렉서블 기판을 덮는 것을 특징으로 하는 표시장치용 박막 트랜지스터 어레이 기판.
- 플렉서블 기판상에 형성된 활성층 패턴;
상기 활성층 패턴 상에 적층되어 상기 활성층 패턴과 더불어 섬 형태의 구조를 이루는 게이트 절연막 패턴 및 게이트 전극;
상기 게이트 전극과 게이트 절연막 패턴 및 활성층 패턴을 포함한 플렉서블 기판 전면에 형성되어 상기 활성층 패턴의 일부를 노출하고, 유기 절연 재질로 구성된 층간 절연막;
상기 층간 절연막 상에 형성되고, 상기 활성층 패턴과 접촉되는 소스전극 및 드레인 전극;
상기 층간 절연막 상에 형성되어 상기 드레인 전극을 노출하고, 유기 절연 물질로 구성된 패시베이션막; 및
상기 패시베이션막 상에 형성되고, 상기 드레인 전극과 전기적으로 연결되는 도전층패턴을 포함하여 구성되는 표시장치용 박막 트랜지스터 어레이 기판. - 제4항에 있어서, 상기 게이트 절연막패턴은 상기 섬 형태의 박막트랜지스터 내에만 형성된 것을 특징으로 하는 표시장치용 박막 트랜지스터 어레이 기판.
- 제4항에 있어서, 상기 패시베이션막은 상기 박막트랜지스터를 포함한 상기 플렉서블 기판을 덮는 것을 특징으로 하는 표시장치용 박막 트랜지스터 어레이 기판.
- 제4항에 있어서, 상기 활성층 패턴 아래에 버퍼절연막패턴이 형성된 것을 특징으로 하는 표시장치용 박막 트랜지스터 어레이 기판.
- 제4항에 있어서, 상기 게이트 전극과 게이트 절연막 패턴 및 활성층 패턴의 표면에 보호 절연막 패턴이 형성된 것을 특징으로 하는 표시장치용 박막 트랜지스터 어레이 기판.
- 제8항에 있어서, 상기 보호 절연막 패턴은 무기 절연재질로 형성된 것을 특징으로 하는 표시장치용 박막 트랜지스터 어레이 기판.
- 플렉서블 기판상에 게이트 전극을 형성하고, 상기 게이트 전극을 포함한 상기 플렉서블 기판의 일부 상에 게이트 절연막 패턴을 형성하며, 상기 게이트 전극 위의 상기 게이트 절연막 패턴 상에 활성층 패턴과 식각 정지층 패턴을 형성하고, 상기 식각 정지층 패턴과 활성층 패턴 및 게이트 절연막 패턴 상에 서로 이격된 소스전극 및 드레인 전극을 형성하여 섬 형태의 구조로 이루어진 박막 트랜지스터를 형성하는 단계;
상기 박막 트랜지스터를 포함한 플렉서블 기판 전면에 상기 드레인 전극을 노출시키며 유기 절연재질로 구성된 패시베이션막을 형성하는 단계; 및
상기 패시베이션막 상에 상기 드레인 전극과 전기적으로 연결되는 도전층패턴을 형성하는 단계를 포함하여 구성되는 표시장치용 박막 트랜지스터 어레이 기판 제조방법. - 제10항에 있어서, 상기 게이트 절연막패턴은 상기 섬 형태의 박막트랜지스터 내에만 형성된 것을 특징으로 하는 표시장치용 박막 트랜지스터 어레이 기판 제조방법.
- 제10항에 있어서, 상기 패시베이션막은 상기 박막트랜지스터를 포함한 상기 플렉서블 기판을 덮는 것을 특징으로 하는 표시장치용 박막 트랜지스터 어레이 기판 제조방법.
- 플렉서블 기판상에 활성층 패턴을 형성하는 단계;
상기 활성층 패턴 상에 상기 활성층 패턴과 더불어 섬 형태의 구조를 이루는 게이트 절연막 패턴 및 게이트 전극을 형성하는 단계;
상기 게이트 전극과 게이트 절연막 패턴 및 활성층 패턴을 포함한 플렉서블 기판 전면에 상기 활성층 패턴의 일부를 노출하고, 유기 절연 재질로 구성된 층간 절연막을 형성하는 단계;
상기 층간 절연막 상에 상기 활성층 패턴과 접촉되는 소스전극 및 드레인 전극을 형성하는 단계;
상기 층간 절연막 상에 상기 드레인 전극을 노출하고, 유기 절연 물질로 구성된 패시베이션막을 형성하는 단계; 및
상기 패시베이션막 상에 상기 드레인 전극과 전기적으로 연결되는 도전층패턴을 형성하는 단계를 포함하여 구성되는 표시장치용 박막 트랜지스터 어레이 기판 제조방법. - 제13항에 있어서, 상기 게이트 절연막패턴은 상기 섬 형태의 박막트랜지스터 내에만 형성된 것을 특징으로 하는 표시장치용 박막 트랜지스터 어레이 기판 제조방법.
- 제13항에 있어서, 상기 패시베이션막은 상기 박막트랜지스터를 포함한 상기 플렉서블 기판을 덮는 것을 특징으로 하는 표시장치용 박막 트랜지스터 어레이 기판 제조방법.
- 제13항에 있어서, 상기 활성층 패턴 아래에 버퍼절연막패턴이 형성된 것을 특징으로 하는 표시장치용 박막 트랜지스터 어레이 기판 제조방법.
- 제13항에 있어서, 상기 게이트 전극과 게이트 절연막 패턴 및 활성층 패턴의 표면에 보호 절연막 패턴이 형성된 것을 특징으로 하는 표시장치용 박막 트랜지스터 어레이 기판 제조방법.
- 제17항에 있어서, 상기 보호 절연막 패턴은 무기 절연재질로 형성된 것을 특징으로 하는 표시장치용 박막 트랜지스터 어레이 기판 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020130124181A KR102132412B1 (ko) | 2013-10-17 | 2013-10-17 | 표시장치용 박막 트랜지스터 어레이 기판 및 그 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130124181A KR102132412B1 (ko) | 2013-10-17 | 2013-10-17 | 표시장치용 박막 트랜지스터 어레이 기판 및 그 제조방법 |
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|---|---|
| KR20150044747A true KR20150044747A (ko) | 2015-04-27 |
| KR102132412B1 KR102132412B1 (ko) | 2020-07-09 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130124181A KR102132412B1 (ko) | 2013-10-17 | 2013-10-17 | 표시장치용 박막 트랜지스터 어레이 기판 및 그 제조방법 |
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2013
- 2013-10-17 KR KR1020130124181A patent/KR102132412B1/ko active IP Right Grant
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| KR102132412B1 (ko) | 2020-07-09 |
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