KR20080097056A - 박막 트랜지스터 및 그 제조방법, 이를 포함하는평판표시장치 - Google Patents
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Abstract
본 발명은 기판, 상기 기판 상에 위치하는 소오스 전극, 드레인 전극 및 캐패시터 하부전극, 상기 소오스 전극 및 드레인 전극의 일부와 상기 캐패시터 하부전극 상에 위치하는 게이트 절연막, 상기 소오스 전극 및 드레인 전극 상에 위치하며, 산화물을 포함하는 반도체층, 상기 소오스 전극 및 드레인 전극과 전기적으로 연결되는 소오스 보조전극 및 드레인 보조전극, 상기 게이트 절연막 상에 위치하며, 상기 캐패시터 하부전극과 대응되게 위치하는 캐패시터 상부전극, 상기 소오스 보조전극, 드레인 보조전극, 반도체층 및 캐패시터 상부전극 상에 위치하는 층간 절연막 및 상기 층간 절연막 상에 위치하며, 상기 반도체층과 대응되는 게이트 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
산화물 반도체, 박막 트랜지스터
Description
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도.
도 1b는 본 발명의 일 실시예에 따른 평판표시장치의 단면도.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 박막 트랜지스터 및 평판표시장치의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
300 : 기판 305 : 버퍼층
310a : 소오스 전극 310b : 드레인 전극
310c : 캐패시터 하부전극 320 : 게이트 절연막
325a : 소오스 보조전극 325b : 드레인 보조전극
325c : 캐패시터 상부전극 330 : 반도체층
335 : 층간 절연막 340 : 게이트 전극
350 : 패시베이션막 355 : 비어홀
360 : 제 1 전극 370 : 절연막
375 : 개구부 380 : 발광층
390 : 제 2 전극
본 발명은 박막 트랜지스터 및 그 제조방법, 이를 포함하는 평판표시장치에 관한 것이다.
최근, 평판표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal Display : LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 전계발광표시장치(Light Emitting Device) 등과 같은 여러 가지의 평면형 디스플레이가 실용화되고 있다.
이들 중, 액정표시장치는 음극선관에 비하여 시인성이 우수하고, 평균소비전력 및 발열량이 작으며, 또한, 전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 차세대 평판 표시 장치로 주목받고 있다.
평판표시장치를 구동하는 방식에는 수동 매트릭스(passive matrix) 방식과 박막 트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식이 있다. 수동 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선 택하여 구동하는데 비해, 능동 매트릭스 방식은 박막 트랜지스터를 각 화소 전극에 연결하고 박막 트랜지스터의 게이트 전극에 연결된 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다.
평판표시장치를 구동하기 위한 박막 트랜지스터는 이동도, 누설전류 등과 같은 기본적인 박막 트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 여기서, 박막 트랜지스터의 반도체층은 주로 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다.
한편, 산화물로 반도체층을 형성할 경우, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하기 때문에 최근 박막 트랜지스터로의 응용에 있어 큰 관심을 끌고 있다. 특히, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등을 그 예로 들 수 있다.
종래 산화물 반도체층을 포함하는 탑(Top) 게이트형 박막 트랜지스터를 제작할 경우, 소오스 전극, 드레인 전극 및 캐패시터 하부전극을 형성하고, 그 상부에 게이트 절연막을 증착하게 되는데, 이때, 게이트 절연막으로는 일반적으로 실리콘 산화물/실리콘 질화물의 다층막으로 이루어지기 때문에 캐패시터 용량을 크게 하려 면 캐패시터의 면적이 커질 수 밖에 없었다.
따라서, 배면발광 구조의 전계발광표시장치의 경우에 캐패시터 면적이 커짐에 따라 개구율이 작아지는 문제점이 있었다.
따라서, 본 발명은 캐패시터 용량을 축소시키지 않고 개구율을 증가시킬 수 있는 박막트랜지스터 및 그 제조방법, 이를 포함하는 평판표시장치를 제공한다.
상기한 목적을 달성하기 위해, 본 발명은, 기판, 상기 기판 상에 위치하는 소오스 전극, 드레인 전극 및 캐패시터 하부전극, 상기 소오스 전극 및 드레인 전극의 일부와 상기 캐패시터 하부전극 상에 위치하는 게이트 절연막, 상기 소오스 전극 및 드레인 전극 상에 위치하며, 산화물을 포함하는 반도체층, 상기 소오스 전극 및 드레인 전극과 전기적으로 연결되는 소오스 보조전극 및 드레인 보조전극, 상기 게이트 절연막 상에 위치하며, 상기 캐패시터 하부전극과 대응되게 위치하는 캐패시터 상부전극, 상기 소오스 보조전극, 드레인 보조전극, 반도체층 및 캐패시터 상부전극 상에 위치하는 층간 절연막 및 상기 층간 절연막 상에 위치하며, 상기 반도체층과 대응되는 게이트 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
또한, 본 발명은 기판 상에 소오스 전극, 드레인 전극 및 캐패시터 하부전극 을 형성하는 단계, 상기 소오스 전극, 드레인 전극 및 캐패시터 하부전극 상에 게이트 절연막을 형성하는 단계, 상기 소오스 전극 및 드레인 전극 상에 소오스 보조전극 및 드레인 보조전극을 형성하고, 캐패시터 하부전극과 대응되는 게이트 절연막 상에 캐패시터 상부전극을 형성하는 단계, 상기 소오스 전극 및 드레인 전극 상에 산화물을 포함하는 반도체층을 형성하는 단계, 상기 반도체층을 포함하는 기판 전면에 층간 절연막을 형성하는 단계 및 상기 반도체층의 일정 영역에 대응하며, 상기 층간 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 기판, 상기 기판 상에 위치하는 소오스 전극, 드레인 전극 및 캐패시터 하부전극, 상기 소오스 전극 및 드레인 전극의 일부와 상기 캐패시터 하부전극 상에 위치하는 게이트 절연막, 상기 소오스 전극 및 드레인 전극 상에 위치하며, 산화물을 포함하는 반도체층, 상기 소오스 전극 및 드레인 전극과 전기적으로 연결되는 소오스 보조전극 및 드레인 보조전극, 상기 게이트 절연막 상에 위치하며, 상기 캐패시터 하부전극과 대응되게 위치하는 캐패시터 상부전극, 상기 소오스 보조전극, 드레인 보조전극, 반도체층 및 캐패시터 상부전극 상에 위치하는 층간 절연막, 상기 층간 절연막 상에 위치하며, 상기 반도체층과 대응되는 게이트 전극 및 상기 소오스 전극 또는 드레인 전극과 전기적으로 연결된 제 1 전극을 포함하는 것을 특징으로 하는 평판표시장치를 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시 예들을 상세하게 설명하도 록 한다.
<실시예>
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 1a를 참조하면, 기판(100) 상에 버퍼층(105)이 위치한다. 상기 버퍼층(105) 상에 소오스 전극(110a), 드레인 전극(110b) 및 캐패시터 하부전극(110c)이 위치한다.
상기 소오스 전극(110a) 및 드레인 전극(110b) 상에 상기 소오스 전극(110a) 및 드레인 전극(110b)과 전기적으로 연결되며, 산화물을 포함하는 반도체층(120)이 위치한다. 상기 반도체층(120)은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO) 및 아연 주석 산화물(ZnSnO)로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
상기 소오스 전극(110a) 및 드레인 전극(110b)의 일부 영역과 상기 캐패시터 하부전극(110c) 상에 게이트 절연막(130)이 위치한다.
상기 소오스 전극(110a) 및 드레인 전극(110b)과 전기적으로 연결되는 소오스 보조전극(140a) 및 드레인 보조전극(140b)이 게이트 절연막(130)의 일부 상에 위치한다. 상기 소오스 보조전극(140a) 및 드레인 보조전극(140b)과 동일한 물질로 이루어진 캐패시터 상부전극(140c)이 게이트 절연막(130) 상의 상기 캐패시터 하부전극(110c)과 대응되는 영역에 위치한다.
상기 소오스 전극(110a), 드레인 전극(110b), 반도체층(120), 소오스 보조전극(140a), 드레인 보조전극(140b) 및 캐패시터 상부전극(140c)을 포함하는 기 판(100) 상에 층간 절연막(150)이 위치한다.
상기 층간 절연막(150) 상에 상기 반도체층(120)과 대응되도록 게이트 전극(160)이 위치한다.
이상과 같은 구조를 갖는 본 발명의 일 실시 예에 따른 박막 트랜지스터는 소오스 보조전극 및 드레인 보조전극을 이용하여 캐패시터 상부전극을 형성함으로써, 캐패시터 하부전극 상의 게이트 절연막의 두께를 얇게 하여 캐패시터의 정전용량을 크게 할 수 있으며, 이에 따라 캐패시터의 면적을 축소시켜 표시장치의 개구율을 향상시킬 수 있는 박막 트랜지스터를 제공할 수 있는 이점이 있다.
도 1b는 본 발명의 일 실시예에 따른 평판표시장치의 구조를 도시한 단면도이다.
도 1b를 참조하면, 도 1a에 도시된 바와 같은 구조를 갖는 박막 트랜지스터가 기판(100) 상에 위치한다.
상기 박막 트랜지스터는 소오스 전극(110a), 드레인 전극(110b), 캐패시터 하부전극(110c), 산화물을 포함하는 반도체층(120), 게이트 절연막(130), 소오스 보조전극(140a), 드레인 보조전극(140b), 캐패시터 상부전극(140c), 층간 절연막(150) 및 게이트 전극(160)을 포함한다.
상기 박막 트랜지스터상에 패시베이션막(170)이 위치한다. 상기 패시베이션막(170) 및 상기 층은 절연막(150)은 드레인 보조전극(140b)의 일부를 노출시키는 비어홀(175)이 위치한다. 또한, 상기 패시베이션막(170) 상에는 상기 비어홀(175) 을 통해 드레인 보조전극(140b)과 전기적으로 연결되는 제 1 전극(180)이 위치한다.
상기 제 1 전극(180)을 포함하는 기판(100) 상에 절연막(190)이 위치한다. 상기 절연막(190)은 상기 제 1 전극(180)의 일부 영역을 노출시키는 개구부(195)가 형성된다.
상기 절연막(190) 및 개구부(195) 상에 발광층(200)이 위치하고, 상기 발광층(200)을 포함하는 기판(100) 상에 제 2 전극(210)이 위치한다.
이상과 같은, 본 발명의 실시 예에 따른 평판표시장치는 소오스 보조전극 및 드레인 보조전극을 이용하여 캐패시터 상부전극을 형성함으로써, 캐패시터 하부전극 상의 게이트 절연막의 두께를 얇게 하여 캐패시터의 정전용량을 크게 할 수 있으며, 이에 따라 캐패시터의 면적을 축소시켜 표시장치의 개구율을 향상시킬 수 있는 평판표시장치를 제공할 수 있는 이점이 있다.
이하에서는 도 2a 내지 도 2e를 참조하여, 상기와 같은 구조를 갖는 본 발명의 실시예에 따른 박막 트랜지스터 및 평판표시장치의 제조방법을 설명하기로 한다.
도 2a를 참조하면, 기판(300)이 제공된다. 상기 기판(300)은 절연유리, 플라스틱 또는 도전성 물질을 포함할 수 있으며, 플렉서블 기판일 수 있다. 기판(300) 상에 버퍼층(305)을 형성한다. 버퍼층(305)은 기판(300)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하기 위해 형성하는 것으로, 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등을 사용하여 선택적으로 형성한다.
이어, 버퍼층(305) 상에 크롬(Cr), 몰리브덴(Mo), 인듐 틴 옥사이드(ITO) 또는 알루미늄(Al) 등과 같은 금속을 적층하고 이를 패터닝하여 소오스 전극(310a), 드레인 전극(310b) 및 캐패시터 하부전극(110c)을 형성한다.
이어, 도 2b를 참조하면, 소오스 전극(310a) 및 드레인 전극(310b)을 포함하는 기판(300) 상에 게이트 절연막(315)을 형성한다. 게이트 절연막(315)은 실리콘 산화물 또는 실리콘 질화물 중 어느 하나로 이루어질 수 있으며, 100 내지 300nm의 두께로 형성할 수 있다. 상기 게이트 절연막(315)의 두께가 100nm 이상일 경우에는 캐패시터 하부전극과 상부전극 사이에서 절연막이 터지거나 통전되는 것을 방지할 수 있고, 300nm 이하일 경우에는 얇은 절연막으로 캐패시터의 정전용량을 향상시킬 수 있는 이점이 있다.
이때, 상기 게이트 절연막(315)을 패터닝하여 소오스 전극(310a) 및 드레인 전극(310b)의 일부 영역을 노출시킨다.
이어서, 상기 기판(300) 전면에 알루미늄(Al), 은(Ag), 마그네슘(Mg) 또는 몰리브덴(Mo) 등과 같은 저저항의 금속을 증착하고 패터닝하여, 소오스 보조전극(325a), 드레인 보조전극(325b) 및 캐패시터 상부전극(325c)을 형성한다. 상기 소오스 보조전극(325a) 및 드레인 보조전극(325b)은 상기 소오스 전극(310a) 및 드레인 전극(310b)에 각각 연결되고, 상기 캐패시터 상부전극(325c)은 상기 캐패시터 하부전극(310c)과 대응되는 게이트 절연막(320) 상에 위치하여 캐패시터를 이루게 된다.
이때, 소오스 보조전극(325a) 및 드레인 보조전극(325b)은 상기 소오스 전극(310a) 및 드레인 전극(310b)이 이후 공정에서 형성될 반도체층에 접하는 부분 이외에 형성하여 반도체층과 소오스 전극(310a) 및 드레인 전극(310b) 사이에 콘택 저항이 발생하는 것을 방지하는 것이 바람직하다.
다음, 상기 소오스 전극(310a) 및 드레인 전극(310b) 상에 반도체층(330)을 형성한다. 상기 반도체층(330)은 양측 단부는 각각 소오스 전극(310a) 및 드레인 전극(310b)과 전기적으로 연결된다. 이때, 반도체층(330)은 산화물로 형성할 수 있으며, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 아연 주석 산화물(ZnSnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4)을 포함할 수 있다.
본 발명의 일 실시예에서는 반도체층(330)이 형성될 위치의 게이트 절연막(320)을 제거한 후에 반도체층(330)을 형성하였지만, 이와는 달리, 도 2c에 도시된 바와 같이, 반도체층(330)이 형성될 위치의 게이트 절연막(320)을 제거하지 않고, 소오스 전극(310a) 및 드레인 전극(310b)의 일부 영역이 노출되도록 게이트 절연막(320)을 제거한 후에, 반도체층(330)을 형성할 수도 있다.
또한, 본 발명의 실시예에서는 소오스 보조전극(325a) 및 드레인 보조전극(325b)을 형성한 후에, 반도체층(330)을 형성하였지만, 이와는 달리, 반도체층(330)을 먼저 형성하고 소오스 보조전극(325a) 및 드레인 보조전극(335b)을 형성 할 수도 있다.
이어서, 도 2d를 참조하면, 상기 반도체층(330)을 포함하는 기판(300) 상에 층간 절연막(335)을 형성한다. 상기 층간 절연막(335)은 실리콘 산화물(SiOx) 또는 실리콘 산화질화물(SiNx)을 포함할 수 있다.
이어, 상기 층간 절연막(335)을 포함하는 기판(300) 상에 크롬(Cr), 몰리브덴(Mo), 인듐 틴 옥사이드(ITO) 또는 알루미늄(Al)과 같은 금속막을 적층한 다음, 이를 패터닝하여, 게이트 전극(340)을 형성한다. 이때, 상기 게이트 전극(340)은 상기 반도체층(320)의 일정 영역과 대응되도록 형성하는 것이 바람직하다.
상기와 같이, 소오스 전극(310a), 드레인 전극(310b), 캐패시터 하부전극(310c), 게이트 절연막(320), 소오스 보조전극(325a), 드레인 보조전극(325b), 캐패시터 상부전극(325c), 반도체층(330), 층간 절연막(335) 및 게이트 전극(340)을 포함하는 박막 트랜지스터가 제조된다.
이어, 도 2e를 참조하면, 상기 박막 트랜지스터가 형성된 기판(300) 상에 패시베이션막(350)을 형성한다. 그런 다음, 상기 패시베이션막(350) 및 층간 절연막(335)을 식각하여, 상기 드레인 보조전극(325b)의 일부를 노출시키는 비어홀(355)을 형성한다.
이어서, 상기 패시베이션막(350) 및 비어홀(355) 상에 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ICO(Indium Cerium Oxide) 또는 ZnO(Zinc Oxide)와 같은 일함수가 높은 도전물질을 적층하고 이를 패터닝하여 제 1 전극(360)을 형 성한다.
다음, 도 2f를 참조하면, 상기 제 1 전극(360)을 포함하는 기판(300) 상에 절연막(370)을 형성한다. 상기 절연막(370)은 무기막으로 형성하는 경우 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 SOG(silicate on glass)를 사용하여 형성할 수 있고, 유기막으로 형성하는 경우 아크릴계 수지, 폴리이미드계 수지 또는 BCB(benzocyclobutene)을 사용하여 형성할 수 있다.
이어, 상기 절연막(370)의 일부를 식각하여 상기 제 1 전극(360)의 일부 영역을 노출시키는 개구부(375)를 형성한다. 그리고, 상기 절연막(370) 및 개구부(375) 상에 발광층(380)을 형성한다. 상기 발광층(380)은 유기물 또는 무기물을 포함할 수 있다.
이어서, 상기 발광층(380)을 포함하는 기판(300) 상에 배선 저항 및 일함수가 낮은 마그네슘(Mg), 은(Ag), 알루미늄(Al), 칼슘(Ca) 또는 이들의 합금 물질을 적층하여 제 2 전극(390)을 형성하여 본 발명의 일 실시예에 따른 평판표시장치를 완성한다.
본 발명의 일 실시예에서는 제 1 전극(360)과 제 2 전극(390) 사이에 발광층(380)을 포함하는 평판표시장치를 개시하지만, 이와는 달리, 제 1 전극(360)과 제 2 전극(390) 사이에 액정층을 포함하는 액정표시장치에도 적용 가능하다.
상기와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터 및 평판표시장치는 소오스 보조전극 및 드레인 보조전극을 이용하여 캐패시터 상부전극을 형성함으 로써, 캐패시터 하부전극 상의 게이트 절연막의 두께를 얇게 하여 캐패시터의 정전용량을 크게 할 수 있으며, 이에 따라 캐패시터의 면적을 축소시켜 표시장치의 개구율을 향상시킬 수 있는 평판표시장치를 제공할 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 바와 같이, 본 발명의 박막 트랜지스터 및 그 제조방법, 이를 포함하는 평판표시장치는 캐패시터의 정전용량을 향상시키고 개구율이 향상된 박막 트랜지스터 및 이를 포함하는 평판표시장치를 제공할 수 있는 이점이 있다.
Claims (8)
- 기판;상기 기판 상에 위치하는 소오스 전극, 드레인 전극 및 캐패시터 하부전극;상기 소오스 전극 및 드레인 전극의 일부와 상기 캐패시터 하부전극 상에 위치하는 게이트 절연막;상기 소오스 전극 및 드레인 전극 상에 위치하며, 산화물을 포함하는 반도체층;상기 소오스 전극 및 드레인 전극과 전기적으로 연결되는 소오스 보조전극 및 드레인 보조전극;상기 게이트 절연막 상에 위치하며, 상기 캐패시터 하부전극과 대응되게 위치하는 캐패시터 상부전극;상기 소오스 보조전극, 드레인 보조전극, 반도체층 및 캐패시터 상부전극 상에 위치하는 층간 절연막; 및상기 층간 절연막 상에 위치하며, 상기 반도체층과 대응되는 게이트 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,상기 반도체층은 아연산화물(ZnO), 인듐아연산화물(InZnO), 인듐갈륨아연산 화물(InGaZnO) 및 아연주석산화물(ZnSnO)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,상기 게이트 절연막은 100 내지 300nm의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,상기 캐패시터 상부전극은 상기 소오스 전극 및 드레인 전극과 동일한 물질로 이루어진 것을 특징으로 하는 박막 트랜지스터.
- 기판 상에 소오스 전극, 드레인 전극 및 캐패시터 하부전극을 형성하는 단계;상기 소오스 전극, 드레인 전극 및 캐패시터 하부전극 상에 게이트 절연막을 형성하는 단계;상기 소오스 전극 및 드레인 전극 상에 소오스 보조전극 및 드레인 보조전극을 형성하고, 캐패시터 하부전극과 대응되는 게이트 절연막 상에 캐패시터 상부전 극을 형성하는 단계;상기 소오스 전극 및 드레인 전극 상에 산화물을 포함하는 반도체층을 형성하는 단계;상기 반도체층을 포함하는 기판 전면에 층간 절연막을 형성하는 단계; 및상기 반도체층의 일정 영역에 대응하며, 상기 층간 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 5항에 있어서,상기 반도체층은 아연산화물(ZnO), 인듐아연산화물(InZnO), 인듐갈륨아연산화물(InGaZnO) 및 아연주석산화물(ZnSnO)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 5항에 있어서,상기 게이트 절연막은 100 내지 300nm의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 기판;상기 기판 상에 위치하는 소오스 전극, 드레인 전극 및 캐패시터 하부전극;상기 소오스 전극 및 드레인 전극의 일부와 상기 캐패시터 하부전극 상에 위치하는 게이트 절연막;상기 소오스 전극 및 드레인 전극 상에 위치하며, 산화물을 포함하는 반도체층;상기 소오스 전극 및 드레인 전극과 전기적으로 연결되는 소오스 보조전극 및 드레인 보조전극;상기 게이트 절연막 상에 위치하며, 상기 캐패시터 하부전극과 대응되게 위치하는 캐패시터 상부전극;상기 소오스 보조전극, 드레인 보조전극, 반도체층 및 캐패시터 상부전극 상에 위치하는 층간 절연막;상기 층간 절연막 상에 위치하며, 상기 반도체층과 대응되는 게이트 전극; 및상기 소오스 전극 또는 드레인 전극과 전기적으로 연결된 제 1 전극을 포함하는 것을 특징으로 하는 평판표시장치.
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|---|---|---|---|---|
| US8390751B2 (en) | 2009-12-09 | 2013-03-05 | Samsung Display Co., Ltd. | Display device and method of manufacturing the same |
| US8400589B2 (en) | 2009-10-21 | 2013-03-19 | Samsung Display Co., Ltd. | Flat panel display device and method of manufacturing the same |
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| KR20220031872A (ko) * | 2011-03-25 | 2022-03-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 상기 반도체 장치의 제작 방법 |
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