JP5209146B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置に関し、特に、酸化物半導体ＴＦＴを備える半導体装置に関する。または、本発明は、そのような半導体装置の製造方法にも関する。
液晶表示装置等に用いられるアクティブマトリクス基板は、画素ごとに薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
多結晶シリコン膜における電子および正孔の移動度はアモルファスシリコン膜の移動度よりも高いので、多結晶シリコンＴＦＴでは、アモルファスシリコンＴＦＴよりもオン電流が高く、高速動作が可能である。そのため、多結晶シリコンＴＦＴを用いてアクティブマトリクス基板を形成すると、スイッチング素子としてのみでなく、ドライバなどの周辺回路にも多結晶シリコンＴＦＴを使用することができる。従って、ドライバなどの周辺回路の一部または全体と表示部とを同一基板上に一体形成することができるという利点が得られる。さらに、液晶表示装置等の画素容量をより短いスイッチング時間で充電できるという利点も得られる。
しかしながら、多結晶シリコンＴＦＴを作製しようとすると、アモルファスシリコン膜を結晶化させるためのレーザーや熱による結晶化工程の他、熱アニール工程などの複雑な工程を行う必要があり、基板の単位面積あたりの製造コストが高くなるという問題がある。よって、多結晶シリコンＴＦＴは、主に中型および小型の液晶表示装置に用いられている。
一方、アモルファスシリコン膜は多結晶シリコン膜よりも容易に形成されるので大面積化に向いている。そのため、アモルファスシリコンＴＦＴは、大面積を必要とする装置のアクティブマトリクス基板に好適に使用される。多結晶シリコンＴＦＴよりも低いオン電流を有するにもかかわらず、液晶テレビのアクティブマトリクス基板の多くにはアモルファスシリコンＴＦＴが用いられている。
しかしながら、アモルファスシリコンＴＦＴを用いると、アモルファスシリコン膜の移動度が低いことから、その高性能化に限界がある。液晶テレビ等の液晶表示装置には、大型化に加え、高画質化および低消費電力化が強く求められており、アモルファスシリコンＴＦＴでは、このような要求に十分に応えることが困難である。また、特に近年、液晶表示装置には、狭額縁化やコストダウンのためのドライバモノリシック基板化や、タッチパネル機能の内蔵等の高性能化が強く求められており、アモルファスシリコンＴＦＴでは、このような要求に十分に応えることが困難である。
そこで、製造工程数や製造コストを抑えつつ、より高性能なＴＦＴを実現するために、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコン以外の材料を用いる試みがなされている。
例えば特許文献１および２には、酸化亜鉛などの酸化物半導体膜を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴは、「酸化物半導体ＴＦＴ」と呼ばれる。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるので、大面積が必要とされる装置にも適用できる。
しかしながら、酸化物半導体ＴＦＴの構造によっては、製造プロセスにおいて酸化物半導体膜がダメージを受けやすく、トランジスタ特性が劣化することがある。例えば、ボトムゲート・トップコンタクト構造を有する酸化物半導体ＴＦＴでは、ソース・ドレイン電極をパターニングにより形成する際、フッ素ガスや塩素ガスなどのハロゲンガスを用いたドライエッチングを行うのが一般的である。ところが、その際、酸化物半導体膜がハロゲンのプラズマに曝されるので、酸化物半導体膜から酸素の離脱等が発生し、そのために特性の劣化（例えばチャネルの低抵抗化によるオフ特性の悪化）が生じてしまう。
このような問題に対し、特許文献１および２には、酸化物半導体から形成された活性層のチャネル領域上に、エッチストップとして機能する絶縁膜（チャネル保護膜）を形成することが提案されている。
図１４に、チャネル保護膜を有する従来の酸化物半導体ＴＦＴ１０Ａの断面構造を示す。酸化物半導体ＴＦＴ１０Ａは、基板１と、基板１上に設けられたゲート電極１１と、ゲート電極１１を覆うゲート絶縁層１２と、ゲート絶縁層１２上に形成された酸化物半導体層１３と、酸化物半導体層１３のチャネル領域上に形成されたチャネル保護膜３０と、酸化物半導体層１３上に設けられたソース電極１４およびドレイン電極１５とを備えている。ソース電極１４およびドレイン電極１５は、それぞれ、酸化物半導体層１３に電気的に接続されている。特許文献１には、チャネル保護膜３０として、アモルファス酸化物絶縁体膜を用いることが記載されている。また、特許文献２には、チャネル保護膜３０として、窒化シリコン膜を用いることが記載されている。
図１４に示すような酸化物半導体ＴＦＴ１０Ａを製造するプロセスでは、金属膜をパターニングすることによってソース電極１４およびドレイン電極１５を形成する際に、酸化物半導体層１３のチャネル領域はチャネル保護膜３０によって保護されている。そのため、酸化物半導体層１３のチャネル領域がダメージを受けることを防止できる。
特開２００８−１６６７１６号公報 特開２００７−２５８６７５号公報
しかしながら、特許文献１および２に開示されているような酸化物半導体ＴＦＴを製造する際には、チャネル保護膜をパターニングするプロセスが必要となる。従って、チャネル保護膜が設けられていない構造に比べ、製造に要する工程数およびマスク枚数がともに増加する。そのため、スループットが低下する。
本発明は、上記問題に鑑みてなされたものであり、その目的は、ボトムゲート・トップコンタクト構造を有する酸化物半導体ＴＦＴの製造プロセスにおける酸化物半導体層へのダメージを低減し、且つ、スループットの低下を抑制することにある。
本発明による半導体装置は、基板と、前記基板上に設けられたゲート電極と、前記ゲート電極上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成され、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域とを有する酸化物半導体層と、前記ソース領域に電気的に接続されたソース電極と、前記ドレイン領域に電気的に接続されたドレイン電極と、前記ソース電極および前記ドレイン電極の間に位置し、前記酸化物半導体層上に接して設けられた金属化合物層と、を備え、前記金属化合物層は、前記ソース電極および前記ドレイン電極に含まれる金属元素のうちの少なくとも１種と同じ金属元素の化合物から形成された絶縁体層または半導体層である。
ある好適な実施形態において、前記金属化合物層の厚さは、前記ソース電極および前記ドレイン電極の厚さよりも小さい。
ある好適な実施形態において、前記金属化合物層の厚さは、１ｎｍ以上５０ｎｍ以下である。
ある好適な実施形態において、前記金属化合物層の厚さは、１ｎｍ以上５ｎｍ以下である。
ある好適な実施形態において、前記金属化合物層は、金属酸化物層である。
本発明による半導体装置の製造方法は、基板上にゲート電極を形成する工程（Ａ）と、前記ゲート電極を覆うようにゲート絶縁層を形成する工程（Ｂ）と、前記ゲート絶縁層上に酸化物半導体層を形成する工程（Ｃ）と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極を設ける工程（Ｄ）と、を包含する半導体装置の製造方法であって、前記工程（Ｄ）は、前記酸化物半導体層を覆うように金属膜を形成する工程（Ｄ−１）と、前記金属膜をパターニングすることによって前記ソース電極および前記ドレイン電極を形成する工程（Ｄ−２）と、を含み、前記工程（Ｄ−２）におけるパターニングは、前記金属膜のうちの、前記酸化物半導体層のチャネル領域となる領域上に位置する部分が、前記ソース電極および前記ドレイン電極よりも薄い導電体膜として残存するように実行され、前記導電体膜を化学反応させることにより、前記ソース電極および前記ドレイン電極の間に位置する金属化合物層を形成する工程（Ｅ）をさらに包含する。
ある好適な実施形態において、前記工程（Ｄ−２）は、前記金属膜の一部を覆うフォトレジスト層であって、前記酸化物半導体層のソース領域およびドレイン領域となる領域に重なる第１の部分を有するフォトレジスト層を形成する工程（Ｄ−２−１）と、前記フォトレジスト層をマスクとして用いて前記金属膜をエッチングする工程（Ｄ−２−２）と、を含む。
ある好適な実施形態において、前記工程（Ｄ−２−１）は、前記フォトレジスト層が、前記酸化物半導体層のチャネル領域となる領域に重なる第２の部分であって、前記第１の部分よりも薄い第２の部分を有するように実行される。
ある好適な実施形態において、前記工程（Ｄ−２−１）は、多階調マスクを用いた露光工程を含む。
ある好適な実施形態において、前記工程（Ｅ）において形成される前記金属化合物層は、絶縁体層または半導体層である。
ある好適な実施形態において、前記金属化合物層の厚さは、１ｎｍ以上５０ｎｍ以下である。
ある好適な実施形態において、前記金属化合物層の厚さは、１ｎｍ以上５ｎｍ以下である。
ある好適な実施形態において、前記工程（Ｅ）において、前記導電体膜を酸化させることによって前記金属化合物層として金属酸化物層が形成される。
本発明によると、ボトムゲート・トップコンタクト構造を有する酸化物半導体ＴＦＴの製造プロセスにおける酸化物半導体層へのダメージを低減し、且つ、スループットの低下を抑制することができる。
本発明の好適な実施形態におけるＴＦＴ基板１００を模式的に示す平面図である。 本発明の好適な実施形態におけるＴＦＴ基板１００の断面構造を模式的に示す図であり、図１中の２Ａ−２Ａ’線に沿った断面図である。 本発明の好適な実施形態におけるＴＦＴ基板１００が備える薄膜トランジスタ１０を模式的に示す断面図である。 （ａ）〜（ｄ）は、ＴＦＴ基板１００の製造方法を説明するための工程断面図である。 （ａ）〜（ｄ）は、ＴＦＴ基板１００の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板１００の製造方法を説明するための工程断面図である。 比較例の薄膜トランジスタ１０Ｂのゲート電圧―ドレイン電流（Ｖｇ―Ｉｄ）特性を示すグラフである。 実施例１の薄膜トランジスタ１０のゲート電圧―ドレイン電流（Ｖｇ―Ｉｄ）特性を示すグラフである。 実施例２の薄膜トランジスタ１０のゲート電圧―ドレイン電流（Ｖｇ―Ｉｄ）特性を示すグラフである。 実施例１の薄膜トランジスタ１０のゲート電圧―ドレイン電流（Ｖｇ―Ｉｄ）特性を示すグラフである。 実施例２の薄膜トランジスタ１０のゲート電圧―ドレイン電流（Ｖｇ―Ｉｄ）特性を示すグラフである。 本発明の好適な実施形態におけるＴＦＴ基板１００を模式的に示す断面図である。 本発明の好適な実施形態におけるＴＦＴ基板１００の製造方法を４枚マスクプロセスとして実行する例を説明するための図である。 チャネル保護膜を有する従来の酸化物半導体ＴＦＴ１０Ａを模式的に示す断面図である。 チャネル保護膜を有しない従来の酸化物半導体ＴＦＴ１０Ｂを模式的に示す断面図である。
以下、図面を参照しながら本発明の実施形態を説明する。本発明による半導体装置は、酸化物半導体から形成された活性層を有する薄膜トランジスタ（酸化物半導体ＴＦＴ）を備えている。本発明による半導体装置は、少なくとも１つの酸化物半導体ＴＦＴを備えていればよく、そのようなＴＦＴを備える各種基板、各種表示装置、各種電子機器を広く含む。以下では、液晶表示装置用のアクティブマトリクス基板（ＴＦＴ基板）を例として説明を行う。
図１および図２に、本実施形態におけるＴＦＴ基板１００を示す。図１は、ＴＦＴ基板１００の１つの画素に対応した領域を模式的に示す平面図であり、図２は、図１中の２Ａ−２Ａ’線に沿った断面図である。
ＴＦＴ基板１００は、図１および図２に示すように、絶縁性を有する基板（典型的には透明基板）１と、基板１上に設けられたゲート配線（走査配線）２およびソース配線（信号配線）３と、ゲート配線２およびソース配線３に電気的に接続された薄膜トランジスタ１０と、薄膜トランジスタ１０に電気的に接続された画素電極４とを備える。ゲート配線２が行方向に延びるように形成されているのに対し、ソース配線３は列方向に延びるように形成されている。薄膜トランジスタ１０は、ゲート配線２から走査信号を供給され、ソース配線３から表示信号を供給される。ＴＦＴ基板１００は、さらに、補助容量Ｃｓを形成するための補助容量配線５を備える。
ここで、薄膜トランジスタ１０の具体的な構造を図３も参照しながら説明する。図３は、薄膜トランジスタ１０を拡大して模式的に示す断面図である。
薄膜トランジスタ１０は、基板１上に設けられたゲート電極１１と、ゲート電極１１上に形成されたゲート絶縁層１２と、ゲート絶縁層１２上に形成された酸化物半導体層１３と、酸化物半導体層１３に電気的に接続されたソース電極１４およびドレイン電極１５とを有する。
ソース電極１４およびドレイン電極１５は、それぞれ、酸化物半導体層１３の上面と接している。酸化物半導体層１３のうちソース電極１４と接する領域１３ｓは「ソース領域」と呼ばれ、ドレイン電極１５と接する領域１３ｄは「ドレイン領域」と呼ばれる。また、酸化物半導体層１３のうちゲート電極１１とオーバーラップし、かつ、ソース領域１３ｓとドレイン領域１３ｄとの間に位置する領域１３ｃは「チャネル領域」と呼ばれる。つまり、酸化物半導体層１３は、チャネル領域１３ｃと、チャネル領域１３ｃの両側にそれぞれ位置するソース領域１３ｓおよびドレイン領域１３ｄとを有しており、ソース電極１４およびドレイン電極１５はそれぞれ酸化物半導体層１３のソース領域１３ｓおよびドレイン領域１３ｄに電気的に接続されている。
本実施形態における薄膜トランジスタ１０は、図２および図３に示すように、さらに、ソース電極１４およびドレイン電極１５の間に位置し、酸化物半導体層１３上に接して設けられた金属化合物層１６を有する。この金属化合物層１６は、絶縁体層または半導体層である。
金属化合物層１６は、ソース電極１４およびドレイン電極１５を形成するための金属膜（以下では「ソースメタル膜」とも呼ぶ）の一部を用いて形成されている。具体的には、金属化合物層１６は、ソースメタル膜をパターニングすることによってソース電極１４およびドレイン電極１５を形成する際に、チャネル領域上に位置する部分を残存させ、この残存した部分（当然導電体膜である）を化学反応させて導体でなくすことにより形成される。そのため、金属化合物層１６は、ソース電極１４およびドレイン電極１５に含まれる金属元素（１種または複数種）のうちの少なくとも１種（後述するように必ずしも全種ではない）と同じ金属元素の化合物から形成されている。
上述した構造を有する薄膜トランジスタ１００を覆うように、図２に示すように、第１層間絶縁層６および第２層間絶縁層７が設けられている。第１層間絶縁層６および第２層間絶縁層７は、下側からこの順で積層されている。第２層間絶縁層７上に、画素電極４が設けられている。
第１層間絶縁層６および第２層間絶縁層７の補助容量配線５に重なる位置には開口部８が形成されている。ドレイン電極１５は、この開口部８まで延設されており、画素電極４は、開口部８内でドレイン電極１５に接続されている。
上述したように、本実施形態におけるＴＦＴ基板１００は、ソース電極１４およびドレイン電極１５の間（つまり酸化物半導体層１３のチャネル領域１３ｃ上）に位置する金属化合物層１６を備えている。そのため、ソース電極１４およびドレイン電極１５をパターニング（例えばドライエッチングを用いて）により形成する際には、ソースメタル膜の金属化合物層１６となる部分によって酸化物半導体層１３が保護される。そのため、製造プロセスにおける酸化物半導体層１３へのダメージが低減される。また、金属化合物層１６を形成するためには、新たな膜を堆積したり、その膜をパターニングしたりする必要がないので、図１４に示したようなチャネル保護膜３０を設ける構造に比べると、スループットが向上する。
金属化合物層１６の厚さは、図２および図３に示しているように、ソース電極１４およびドレイン電極１５の厚さよりも小さいことが好ましい。金属化合物層１６がソース電極１４およびドレイン電極１５よりも薄いと、ソースメタル膜の一部を化学反応させて金属化合物層１６を形成する際に、導体部分が残らないようにすることが容易となる。
ソース電極１４およびドレイン電極１５の厚さは、典型的には、１００ｎｍ以上５００ｎｍ以下である。これに対し、金属化合物層１６の厚さは、具体的には、１ｎｍ以上５０ｎｍ以下であることが好ましい。金属化合物層１６の厚さが５０ｎｍを超えると、用いる化学反応の種類によっては、導体部分を残さないようにするのが難しいことがある。また、金属化合物層１６の厚さが１ｎｍ未満であると、エッチングのばらつきによりチャネル領域１３ｃがむき出しとなることがあり、その場合には酸化物半導体層１３にダメージが与えられてしまう。
金属化合物層１６は、絶縁体または半導体である限り、どのような化合物から形成されていてもよい。金属化合物層１６が、金属酸化物から形成された金属酸化物層であると、酸化物半導体層１３に酸素欠損が生じた場合に、金属酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層１３の酸素欠損を低減できるという利点が得られる。
次に、図４〜図６を参照しながら、ＴＦＴ基板１００の製造方法の例を説明する。図４〜図６は、ＴＦＴ基板１００の製造方法を説明するための工程断面図である。
まず、図４（ａ）に示すように、基板（例えばガラス基板）１上に、ゲート電極１１を形成する。このとき、ゲート配線２（図４（ａ）では不図示）および補助容量配線５も同時に形成される。ゲート電極１１、ゲート配線２および補助容量配線５は、スパッタ法などにより基板１上に金属膜（導電体膜）を形成した後、この金属膜をフォトリソグラフィによりパターニングすることによって形成することができる。ゲート電極１１、ゲート配線２および補助容量配線５となる金属膜（ゲートメタル膜）としては、例えば、Ｔｉ／Ａｌ／Ｔｉ膜、Ａｌ／Ｔｉ膜およびＣｕ／Ｔｉ膜が用いられる。ゲート電極１１、ゲート配線２および補助容量配線５の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
次に、図４（ｂ）に示すように、ゲート電極１１などを覆うようにゲート絶縁層１２を形成する。ゲート絶縁層１２は、例えばＣＶＤ法を用いて形成することができる。ゲート絶縁層１２としては、例えば、ＳｉＯ2膜、ＳｉＮx膜およびこれらの積層膜を用いることができる。ゲート絶縁層１２として、ＳｉＯ2膜のような酸化物膜を用いると、酸化物半導体層１３の酸素欠損を低減できるという利点が得られる。また、ゲート絶縁層１２として積層膜を用いる場合には、酸化物膜が酸化物半導体層１３に接するような順番で積層を行うと、同じ利点が得られる。ゲート絶縁層１２の厚さは、例えば２００ｎｍ以上５００ｎｍ以下である。
続いて、図４（ｃ）に示すように、ゲート絶縁層１２上に酸化物半導体層１３を形成する。酸化物半導体層１３は、典型的には、アモルファス酸化物から形成されている。酸化物半導体層１３の材料としては、例えば、Ｚｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体（ＩＧＺＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ）およびＺｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）を用いることができる。
酸化物半導体層１３は、具体的には、以下のようにして形成することができる。まず、スパッタ法を用いて、例えば厚さが３０ｎｍ以上３００ｎｍ以下のＩＧＺＯ膜をゲート絶縁層１２上に形成する。次に、フォトリソグラフィにより、ＩＧＺＯ膜の所定の領域を覆うフォトレジスト層を形成する。続いて、ＩＧＺＯ膜のうちフォトレジスト層で覆われていない部分をウェットエッチングにより除去する。その後、フォトレジスト層を剥離する。このようにして、島状の酸化物半導体層１３が得られる。
その後、図４（ｄ）に示すように、酸化物半導体層１３に電気的に接続されたソース電極１４およびドレイン電極１５を設け、次いで、ソース電極１４およびドレイン電極１５の間に位置する金属化合物層１６を形成する。以下、これらの工程をより具体的に説明する。
まず、図５（ａ）に示すように、酸化物半導体層１３を覆うように金属膜（ソースメタル膜）２０を形成する。金属膜２０は、例えばスパッタ法により堆積される。金属膜２０としては、例えば、Ｔｉ／Ａｌ／Ｔｉ膜、Ａｌ／Ｔｉ膜、Ｃｕ／Ｔｉ膜、Ａｌ膜、Ｃｕ膜およびＭｏ膜が用いられる。金属膜２０の厚さは、例えば、１００ｎｍ以上５００ｎｍ以下である。
次に、金属膜２０をパターニングすることによってソース電極１４およびドレイン電極１５を形成する。このとき、ソース配線３も形成される。この工程におけるパターニングは、金属膜２０のうちの、酸化物半導体層１３のチャネル領域１３ｃとなる領域上に位置する部分が、ソース電極１４およびドレイン電極１５よりも薄い導電体膜として残存するように実行される。
具体的には、まず、図５（ｂ）に示すように、金属膜２０の一部を覆うフォトレジスト層２１を形成する。このフォトレジスト層２１は、酸化物半導体層１３のソース領域１３ｓおよびドレイン領域１３ｄとなる領域に重なる第１の部分２１ａと、酸化物半導体層１３のチャネル領域１３ｃとなる領域に重なる第２の部分２１ｂとを有する。図５（ｂ）に示されているように、第２の部分２１ｂは、第１の部分２１ａよりも薄い。つまり、フォトレジスト層２１は、その厚さに分布を有する。このようなフォトレジスト層２１は、露光工程を多階調マスクを用いて実行することにより形成することができる。多階調マスクを用いた多階調露光を行うことにより、中間露光された領域が第２の部分２１ｂとなる。多階調マスクとしては、グレートーンマスクやハーフトーンマスクを用いることができる。グレートーンマスクには、露光機の解像度以下のスリットが形成されており、このスリットによって光の一部を遮ることによって中間露光が実現される。一方、ハーフトーンマスクでは、半透過膜を用いることによって中間露光が実現される。
次に、図５（ｃ）に示すように、フォトレジスト層２１をマスクとして用いて金属膜２０をエッチング（例えばドライエッチング）することにより、ソース電極１４およびドレイン電極１５を形成する。このとき、金属膜２０のうちの、フォトレジスト層２１の第２の部分２１ｂ（他の部分よりも薄い）に覆われている部分は、ライトエッチングされるので、酸化物半導体層１３のチャネル領域１３ｃ上には、ソース電極１４およびドレイン電極１５よりも薄い導電体膜２０’が残存する。この導電体膜２０’の厚さは、具体的には、１ｎｍ以上５０ｎｍ以下である。
続いて、図５（ｄ）に示すように、導電体膜２０’を化学反応させることにより、ソース電極１４およびドレイン電極１５の間に位置する金属化合物層１６を形成する。例えば、導電体膜２０’を酸化させることによって金属化合物層１６として金属酸化物層を形成する。金属膜（ソースメタル膜）２０がＡｌ膜、Ｃｕ膜、Ｍｏ膜の場合、金属化合物層１６はそれぞれ酸化アルミニウム層、酸化銅（II）層、酸化モリブデン層となる。また、金属膜２０がＴｉ／Ａｌ／Ｔｉ膜、Ａｌ／Ｔｉ膜、Ｃｕ／Ｔｉ膜のようなＴｉ層を下地とする積層膜であって、導電体膜２０’がＴｉ膜となるように（つまり下地層のみが導電体膜２０’として残存するように）エッチングが行われた場合には、金属化合物層１６は酸化チタン層となる。このように、金属膜（ソースメタル膜）２０が単層膜である場合、金属化合物層１６は、ソース電極１４およびドレイン電極１５に含まれる金属元素（１種または複数種）と同じ金属元素の化合物から形成されている。これに対し、金属膜（ソースメタル膜）２０が積層膜である場合、金属化合物層１６は、ソース電極１４およびドレイン電極１５に含まれる複数種の金属元素のうちの一部と同じ金属元素の化合物から形成されていることがある。酸化方法としては、公知の種々の方法を用いることができる。例えば、酸素ガスや、窒素ガス、笑気ガスのプラズマを用いてもよいし、過酸化水素水を用いてもよく、また、陽極酸化法を用いてもよい。なお、ここでは、導電体膜２０’を酸化させて金属化合物層１６として金属酸化物層を形成する例を挙げたが、金属化合物層１６は、絶縁体または半導体である限り、どのような化合物から形成されていてもよい。このようにして、薄膜トランジスタ１０が得られる。
次に、図６（ａ）に示すように、薄膜トランジスタ１０を覆うように、第１層間絶縁層６および第２層間絶縁層７をこの順で形成する。第１層間絶縁層６は、例えば、ＳｉＯ2膜、ＳｉＮx膜、スピンオングラス（ＳＯＧ）膜である。第２層間絶縁層７は、例えば、アクリレート系の感光性樹脂膜である。第１層間絶縁層６および第２層間絶縁層７には、ドレイン電極１５の表面を露出させるための開口部８が形成されている。なお、本実施形態では、金属化合物層１６、第１層間絶縁層６および第２層間絶縁層７の３つの層が薄膜トランジスタ１０を保護する保護層として機能するが、保護層として必ずしも３つの層を設ける必要はない。例えば、金属化合物層１６のみで薄膜トランジスタ１０を保護することもできる。
その後、図６（ｂ）に示すように、ドレイン電極１５の露出した表面と接するように、画素電極４を形成する。例えば、第２層間絶縁層７の上および開口部８内に、スパッタ法により導電体膜を堆積した後、この導電体膜をフォトリソグラフィによりパターニングすることにより、画素電極４を形成することができる。画素電極４の材料としては、例えばＩＴＯを用いることができる。このようにして、ＴＦＴ基板１００が完成する。
本実施形態の製造方法によれば、ソース電極１４およびドレイン電極１５を形成する工程（図５（ｃ）に示した工程）において、チャネル領域１３ｃ上に位置する導電体膜２０’によって酸化物半導体層１３が保護されるので、酸化物半導体層１３へのダメージが低減される。また、導電体膜２０’は、ソース電極１４およびドレイン電極１５となる金属膜（ソースメタル膜）２０の一部であるので、この導電体膜２０’を形成するために、新たな膜を積層する必要はない。そのため、本実施形態の製造方法は、図１４に示したようなチャネル保護膜３０を設ける場合の製造方法に比べ、利点が多い。例えば、チャネル保護膜３０（例えばＳｉＯ2膜）をスパッタ法により形成する場合に比べると、スループットが向上するという利点が得られるし、チャネル保護膜３０をＣＶＤ法により形成する場合に比べると、ＣＶＤプロセスを要しないという利点が得られる。また、本実施形態の製造方法では、用いるマスク枚数は、従来のチャネルエッチ構造（チャネル保護膜３０を有しない構造）を製造する場合と同じでよい。そのため、本実施形態の製造方法は、チャネル保護膜３０を設ける場合の製造方法と比べて工程が簡略化されるので、この点からもスループットの向上という利点が得られる。また、本実施形態の製造方法によれば、ソース電極１４およびドレイン電極１５を形成する工程においてウェットエッチングを用いることもできる。導電体膜２０’が存在することにより、酸化物半導体層１３がエッチング液に直接浸漬されることがないからである。例えば、ソースメタル膜がＣｕ／Ｔｉ膜である場合、従来のチャネルエッチ構造では、Ｃｕ層をウェットエッチングした後、Ｔｉ層をドライエッチングするが、本実施形態の製造方法によれば、ソースメタル膜（金属膜）２０であるＣｕ／Ｔｉ膜を一括してウェットエッチングすることができる。
酸化物半導体層１３を保護する導電体膜２０’は、その後の工程（図５（ｄ）に示した工程）で化学反応により絶縁体層または半導体層である金属化合物層１６とされる。本実施形態における製造方法によれば、金属膜２０をパターニングする工程（図５（ｃ）に示した工程）は、導電体膜２０’がソース電極１４およびドレイン電極１５よりも薄くなるように実行されるので、金属化合物層１６を形成する際に導体部分が残らないようにすることが容易である。
金属化合物層１６の厚さ（＝導電体膜２０’の厚さ）は、既に説明したように、１ｎｍ以上５０ｎｍ以下であることが好ましい。金属化合物層１６が金属酸化物層である場合には、以下に説明する理由から、金属化合物層１６の厚さが１ｎｍ以上５ｎｍ以下であることがより好ましい。
ソース電極１４およびドレイン電極１５となる金属膜２０を形成する際（図５（ａ）に示した工程）、酸化物半導体層１３に還元反応が生じ、チャネル領域１３ｃに金属が析出することがある。このような金属によるリークパスは、トランジスタ特性のばらつきの原因となる。
導電体膜２０’の厚さ（＝金属化合物層１６の厚さ）が１ｎｍ以上５ｎｍ以下であると、導電体膜２０’を酸化させる工程において、酸化物半導体層１３も酸化させることができるので、チャネル領域１３ｃに析出した金属によるリークパスを低減することができる。そのため、トランジスタ特性のばらつきを低減することができる。
また、図示していないが、スイッチング素子として各画素に設けられる酸化物半導体ＴＦＴ（画素用ＴＦＴ）１０だけでなく、ドライバなどの周辺回路用のＴＦＴ（回路用ＴＦＴ）の一部又は全部をＴＦＴ基板１００上に形成してもよい（モノリシック化）。周辺回路は、ＴＦＴ基板における複数の画素を含む領域（「表示領域」と呼ぶ。）以外の領域（「額縁領域」と呼ぶ。）に形成される。そのような場合、酸化物半導体ＴＦＴは、高い移動度（例えば１０ｃｍ2／Ｖｓ以上）を有する酸化物半導体層を活性層として用いているので、画素用ＴＦＴとしてだけでなく、回路用ＴＦＴとしても好適に用いられる。
（実施例および比較例）
本実施形態におけるＴＦＴ基板１００の薄膜トランジスタ１０および従来の構造を有する薄膜トランジスタ（いずれも酸化物半導体ＴＦＴである）を実際に作製し、そのトランジスタ特性を測定した結果を説明する。
実施例１および２として、図３に示した構造を有する（つまり金属化合物層１６を有する）薄膜トランジスタ１０を作製した。実施例１の薄膜トランジスタ１０の金属化合物層１６の厚さが５ｎｍを超え５０ｎｍ以下であるのに対し、実施例２の薄膜トランジスタ１０の金属化合物層１６の厚さは１ｎｍ以上５ｎｍ以下である。作製方法は、図４などを参照しながら説明した通りである。
また、比較例として、図１５に示した構造を有する薄膜トランジスタ１０Ｂを作製した。薄膜トランジスタ１０Ｂは、金属化合物層１６もチャネル保護膜３０も備えていない点において、図３に示した薄膜トランジスタ１０や図１４に示した薄膜トランジスタ１０Ａと異なる。なお、実施例１および２の薄膜トランジスタ１０と、比較例の薄膜トランジスタ１０Ｂとでは、金属化合物層１６の有無以外の構成（各層の材料、厚さ、サイズ等）は同じとした。
実施例１および２の薄膜トランジスタ１０および比較例の薄膜トランジスタ１０Ｂのそれぞれについて、ゲート電圧―ドレイン電流（Ｖｇ―Ｉｄ）特性を測定した。比較例の薄膜トランジスタ１０Ｂについての測定結果を図７に示す。また、実施例１の薄膜トランジスタ１０についての測定結果を図８に示し、実施例２の薄膜トランジスタ１０についての測定結果を図９に示す。
図７に示すように、比較例の薄膜トランジスタ１０Ｂでは、ゲート電圧の大きさによらずドレイン電流はほぼ一定であり、トランジスタ特性（オン／オフ特性）が得られなかった。これは、ソースメタル膜をドライエッチングする際に用いられるハロゲンプラズマ等により酸化物半導体層１３がダメージを受けてしまい（より具体的には一部が還元されてしまい）、過剰なキャリアが発生する（つまりチャネルの低抵抗化が生じる）ためと考えられる。
これに対し、図８および図９に示すように、実施例１および２の薄膜トランジスタ１０では、明確なトランジスタ特性（オン／オフ特性）が得られ、閾値電圧を適当な範囲に制御することが可能であった。これは、ソースメタル膜２０をドライエッチングする際に、酸化物半導体層１３がエッチング雰囲気に直接曝されることがなく、過剰なキャリアの発生を防止できるからである。
次に、実施例１の薄膜トランジスタ１０と実施例２の薄膜トランジスタ１０とをそれぞれ多数作製し、ゲート電圧―ドレイン電流（Ｖｇ−Ｉｄ）特性のばらつきを検証した。実施例１の薄膜トランジスタ１０についての検証結果を図１０に示し、実施例２の薄膜トランジスタ１０についての検証結果を図１１に示す。
図１０に示すように、実施例１の薄膜トランジスタ１０では、明確なトランジスタ特性は得られているものの、Ｖｇ−Ｉｄ特性にばらつきが生じた。これは、金属膜（ソースメタル膜）２０を形成する際、酸化物半導体層１３に還元反応が生じ、チャネル領域１３ｃに金属が析出し、リークパスが発生したためである。
これに対し、図１１に示すように、実施例２の薄膜トランジスタ１０では、Ｖｇ−Ｉｄ特性のばらつきが少なかった。これは、導電体膜２０’の厚さ（＝金属化合物層１６の厚さ）が１ｎｍ以上５ｎｍ以下であり、導電体膜２０’を酸化させる工程において酸化物半導体層１３も酸化させることができるので、チャネル領域１３ｃに析出した金属によるリークパスを低減することができるからである。
（４枚マスクプロセス）
本実施形態における製造方法を４枚マスクプロセスとして実行する例を説明する。比較のために、図１５に示した構造を有する薄膜トランジスタ１０Ｂを備えたＴＦＴ基板を製造する従来の方法も説明する。
図１２に、本例において製造されるＴＦＴ基板１００の構造を示す。図２に示したＴＦＴ基板１００では、ドレイン電極１５が補助容量配線５に重なる位置まで延設されており、画素電極４は補助容量配線５に重なる位置でドレイン電極１５に接続されている。これに対し、図１２に示すＴＦＴ基板１００では、ドレイン電極１５は補助容量配線５に重なる位置までは延設されておらず、画素電極４は、補助容量配線５に重ならない位置でドレイン電極１５に接続されている。
図１３に、本例の製造方法と、従来の製造方法とを示す。図１３の中央には、従来の製造方法の詳細なフローチャートが示されており、図１３の右側には、本例の製造方法の詳細なフローチャートが示されている。また、図１３の左側には、従来の製造方法および本例の製造方法を概括したフローチャート（後述するように本例の製造方法とは厳密には一致していない）が示されている。図１３には、ゲートメタル膜としてＣｕ／Ｔｉ膜、ゲート絶縁層１２としてＳｉＯ2膜、酸化物半導体層１３としてＩＧＺＯ膜、ソースメタル膜（金属膜）２０としてＣｕ／Ｔｉ膜、第１層間絶縁層６としてＳｉＯ2膜、第２層間絶縁層７として感光性樹脂膜を用いる例が示されている。
まず、図１３の中央に示す従来の製造方法を説明する。
まず、基板１上にゲートメタル膜としてＣｕ／Ｔｉ膜を堆積し、次に、このＣｕ／Ｔｉ膜の一部を覆うフォトレジスト層を形成する。続いて、フォトレジスト層をマスクとしてウェットエッチングによりＣｕ／Ｔｉ膜をパターニングし、その後、フォトレジスト層を剥離する。このようにして、ゲート電極１１、ゲート配線および補助容量配線を形成する。
次に、ゲート絶縁層１２としてのＳｉＯ2膜および酸化物半導体膜としてのＩＧＺＯ膜を堆積する。
続いて、酸化物半導体膜をパターニングすることによって島状の酸化物半導体層１３を形成する。具体的には、まず、ＩＧＺＯ膜の一部を覆うフォトレジスト層を形成し、次に、このフォトレジスト層をマスクとしてウェットエッチングを行い、続いて、フォトレジスト層を剥離する。
その後、ソースメタル膜としてＣｕ／Ｔｉ膜を堆積し、次に、このＣｕ／Ｔｉ膜の一部を覆うフォトレジスト層を形成する。続いて、このフォトレジスト層をマスクとしてＣｕ層をウェットエッチング、Ｔｉ層をドライエッチングによりパターニングし、その後、フォトレジスト層を剥離する。このようにして、ソース電極１４、ドレイン電極１５およびソース配線が形成される。
次に、第１層間絶縁層としてＳｉＯ2膜、第２層間絶縁層として感光性樹脂膜をこの順で堆積し、続いて、感光性樹脂膜の露光・現像を行うことによって感光性樹脂膜の一部に開口部を形成する。その後、感光性樹脂膜をマスクとしてドライエッチングを行うことにより、ＳｉＯ2膜にも開口部を形成する。
続いて、アモルファスＩＴＯ膜を堆積し、次に、このアモルファスＩＴＯ膜の一部を覆うフォトレジスト層を形成する。続いて、このフォトレジスト層をマスクとしてウェットエッチングによりアモルファスＩＴＯ膜をパターニングし、その後、フォトレジスト層を剥離する。このようにして、画素電極が形成される。
上述した従来の製造方法では、５つの工程（図１３中に示す工程Ｍ１〜Ｍ５）でフォトマスクが用いられるので、全部で５枚のフォトマスクが必要となる。
次に、図１３の右側に示す製造方法を説明する。
まず、基板１上にゲートメタル膜としてＣｕ／Ｔｉ膜を堆積し、次に、このＣｕ／Ｔｉ膜の一部を覆うフォトレジスト層を形成する。続いて、フォトレジスト層をマスクとしてウェットエッチングによりＣｕ／Ｔｉ膜をパターニングし、その後、フォトレジスト層を剥離する。このようにして、ゲート電極１１、ゲート配線２および補助容量配線５を形成する。
次に、ゲート絶縁層１２としてのＳｉＯ2膜および酸化物半導体膜としてのＩＧＺＯ膜を堆積する。
続いて、ソースメタル膜２０としてＣｕ／Ｔｉ膜を堆積し、次に、このＣｕ／Ｔｉ膜の一部を覆うフォトレジスト層を形成する。このフォトレジスト層を形成する際、多階調マスクを用いた多階調露光が行われる。続いて、このフォトレジスト層をマスクとしてＣｕ層をウェットエッチング、Ｔｉ層をドライエッチングによりパターニングすることにより、ソース電極１４、ドレイン電極１５、ソース配線３が形成される。この際、ソースメタル膜２０のうちのチャネル領域１３ｃ上に位置する部分は、他の部分よりも薄い導電体膜２０’として残存する。次に、ウェットエッチング（例えばシュウ酸を用いる）によりＩＧＺＯ膜をパターニングし、島状の酸化物半導体層１３を形成する。その後、酸化処理を行ってチャネル領域１３ｃ上の導電体膜２０’を酸化させ、金属化合物層１６としての酸化チタン層を形成する。導電体膜２０’の厚さが１ｎｍ以上５ｎｍ以下である場合には、このとき、酸化物半導体層１３も酸化される。続いて、フォトレジスト層を剥離する。
次に、第１層間絶縁層６としてＳｉＯ2膜、第２層間絶縁層７として感光性樹脂膜をこの順で堆積し、続いて、感光性樹脂膜の露光・現像を行うことによって感光性樹脂膜の一部に開口部を形成する。その後、感光性樹脂膜をマスクとしてドライエッチングを行うことにより、ＳｉＯ2膜にも開口部を形成する。
続いて、アモルファスＩＴＯ膜を堆積し、次に、このアモルファスＩＴＯ膜の一部を覆うフォトレジスト層を形成する。続いて、このフォトレジスト層をマスクとしてウェットエッチングによりアモルファスＩＴＯ膜をパターニングし、その後、フォトレジスト層を剥離する。このようにして、画素電極４が形成される。
上述した製造方法では、４つの工程（図１３中に示す工程Ｍ１’〜Ｍ４’）でフォトマスクが用いられるので、必要なフォトマスクは全部で４枚である。つまり、従来の製造方法に比べ要するマスクが一枚少ない。なお、本例の製造方法では、ソース・ドレインを形成するためのタクトタイムが、ウェットエッチングと酸化処理の分長くなるものの、ソースメタル膜２０の堆積に先立って酸化物半導体膜を島状にパターニングしておく必要がないため、全体のスループットは向上する。
なお、上記説明では、液晶表示装置用のＴＦＴ基板１００を例示したが、本発明は、有機ＥＬ表示装置用のアクティブマトリクス基板や、無機ＥＬ表示装置用のアクティブマトリクス基板にも好適に用いられる。
本発明は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。特に、大型の液晶表示装置等に好適に適用され得る。
１ 基板
２ ゲート配線（走査配線）
３ ソース配線（信号配線）
４ 画素電極
５ 補助容量配線
６ 第１層間絶縁層
７ 第２層間絶縁層
８ 開口部
１０ 薄膜トランジスタ（酸化物半導体ＴＦＴ）
１１ ゲート電極
１２ ゲート絶縁層
１３ 酸化物半導体層
１３ｓ ソース領域
１３ｄ ドレイン領域
１３ｃ チャネル領域
１４ ソース電極
１５ ドレイン電極
１６ 金属化合物層
２０ 金属膜（ソースメタル膜）
２０’ 導電体膜
２１ フォトレジスト層
２１ａ フォトレジスト層の第１の部分
２１ｂ フォトレジスト層の第２の部分
１００ ＴＦＴ基板（アクティブマトリクス基板）

Claims (5)

  1. 基板上にゲート電極を形成する工程（Ａ）と、
    前記ゲート電極を覆うようにゲート絶縁層を形成する工程（Ｂ）と、
    前記ゲート絶縁層上に酸化物半導体層を形成する工程（Ｃ）と、
    前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極を設ける工程（Ｄ）と、を包含する半導体装置の製造方法であって、
    前記工程（Ｄ）は、前記酸化物半導体層を覆うように金属膜を形成する工程（Ｄ−１）と、
    前記金属膜をパターニングすることによって前記ソース電極および前記ドレイン電極を形成する工程（Ｄ−２）と、を含み、
    前記工程（Ｄ−２）におけるパターニングは、前記金属膜のうちの、前記酸化物半導体層のチャネル領域となる領域上に位置する部分が、前記ソース電極および前記ドレイン電極よりも薄い導電体膜として残存するように実行され、
    前記導電体膜を化学反応させることにより、前記ソース電極および前記ドレイン電極の間に位置する金属化合物層を形成する工程（Ｅ）をさらに包含し、
    前記工程（Ｄ−２）は、
    前記金属膜の一部を覆うフォトレジスト層であって、前記酸化物半導体層のソース領域およびドレイン領域となる領域に重なる第１の部分を有するフォトレジスト層を形成する工程（Ｄ−２−１）と、
    前記フォトレジスト層をマスクとして用いて前記金属膜をエッチングする工程（Ｄ−２−２）と、を含み、
    前記工程（Ｄ−２−１）は、前記フォトレジスト層が、前記酸化物半導体層のチャネル領域となる領域に重なる第２の部分であって、前記第１の部分よりも薄い第２の部分を有するように実行され、
    前記金属化合物層の厚さは、１ｎｍ以上５ｎｍ以下である半導体装置の製造方法。
  2. 前記工程（Ｄ−２−１）は、多階調マスクを用いた露光工程を含む請求項１に記載の半導体装置の製造方法。
  3. 前記工程（Ｅ）において形成される前記金属化合物層は、絶縁体層または半導体層である請求項１または２に記載の半導体装置の製造方法。
  4. 前記工程（Ｅ）において、前記導電体膜を酸化させることによって前記金属化合物層として金属酸化物層が形成される請求項１から３のいずれかに記載の半導体装置の製造方法。
  5. 前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体から形成されている請求項１から４のいずれかに記載の半導体装置の製造方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130043063A (ko) * 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102072244B1 (ko) * 2011-11-30 2020-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6019370B2 (ja) * 2012-01-11 2016-11-02 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法、表示装置
CN102646699B (zh) * 2012-01-13 2014-12-10 京东方科技集团股份有限公司 一种氧化物薄膜晶体管及其制备方法
CN103247532B (zh) * 2012-02-14 2016-07-06 群康科技(深圳)有限公司 薄膜晶体管及其制作方法及显示器
CN102651322A (zh) * 2012-02-27 2012-08-29 京东方科技集团股份有限公司 一种薄膜晶体管及其制造方法、阵列基板、显示器件
CN102881598B (zh) * 2012-09-17 2015-08-12 京东方科技集团股份有限公司 薄膜晶体管的制造方法、阵列基板的制造方法及显示装置
CN105027296B (zh) * 2013-03-07 2018-11-06 夏普株式会社 半导体装置及其制造方法
KR102089314B1 (ko) * 2013-05-14 2020-04-14 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
CN103500764B (zh) * 2013-10-21 2016-03-30 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示器
KR102080484B1 (ko) * 2013-10-31 2020-02-24 엘지디스플레이 주식회사 액정표시장치용 어레이기판 및 그의 제조방법
CN104091782B (zh) * 2014-06-23 2017-03-15 京东方科技集团股份有限公司 一种阵列基板及其制作方法、以及显示装置
JP6497858B2 (ja) * 2014-07-11 2019-04-10 株式会社ジャパンディスプレイ 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法
CN104299915B (zh) * 2014-10-21 2017-03-22 北京大学深圳研究生院 金属氧化物薄膜晶体管制备方法
CN104934330A (zh) * 2015-05-08 2015-09-23 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示面板
TWI562384B (en) * 2015-05-25 2016-12-11 Hon Hai Prec Ind Co Ltd Thin film transistor and method of manufacturing the same
CN104952935B (zh) * 2015-07-14 2018-06-22 深圳市华星光电技术有限公司 一种薄膜晶体管结构及其制备方法
CN105140131A (zh) * 2015-07-15 2015-12-09 京东方科技集团股份有限公司 氧化物薄膜晶体管的制备方法
JP6698486B2 (ja) * 2016-09-26 2020-05-27 株式会社ジャパンディスプレイ 表示装置
JP6316901B2 (ja) * 2016-10-27 2018-04-25 株式会社半導体エネルギー研究所 表示装置
KR102594921B1 (ko) * 2016-10-31 2023-10-26 엘지디스플레이 주식회사 유기 발광 표시 장치
JP2019153656A (ja) * 2018-03-02 2019-09-12 シャープ株式会社 アクティブマトリクス基板およびデマルチプレクサ回路
CN108615735B (zh) 2018-05-03 2021-01-22 京东方科技集团股份有限公司 一种阵列基板、显示装置及阵列基板的制作方法
KR102623838B1 (ko) 2018-08-20 2024-01-11 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000305113A (ja) * 1999-04-22 2000-11-02 Sakae Tanaka 液晶表示装置とその製造方法
JP2010186861A (ja) * 2009-02-12 2010-08-26 Fujifilm Corp 薄膜トランジスタ及びその製造方法
JP2010283326A (ja) * 2009-06-03 2010-12-16 Lg Display Co Ltd アレイ基板及びこれの製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08172202A (ja) * 1994-12-20 1996-07-02 Sharp Corp 薄膜トランジスタおよびその製造方法
JP4299717B2 (ja) * 2004-04-14 2009-07-22 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタとその製造方法
JP2007258675A (ja) 2006-02-21 2007-10-04 Idemitsu Kosan Co Ltd Ｔｆｔ基板及び反射型ｔｆｔ基板並びにそれらの製造方法
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP2009231664A (ja) 2008-03-25 2009-10-08 Idemitsu Kosan Co Ltd 電界効果トランジスタ及びその製造方法
KR100958006B1 (ko) * 2008-06-18 2010-05-17 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI413260B (zh) * 2008-07-31 2013-10-21 Semiconductor Energy Lab 半導體裝置及其製造方法
JP2010056541A (ja) * 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR101497425B1 (ko) * 2008-08-28 2015-03-03 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
US8247276B2 (en) * 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000305113A (ja) * 1999-04-22 2000-11-02 Sakae Tanaka 液晶表示装置とその製造方法
JP2010186861A (ja) * 2009-02-12 2010-08-26 Fujifilm Corp 薄膜トランジスタ及びその製造方法
JP2010283326A (ja) * 2009-06-03 2010-12-16 Lg Display Co Ltd アレイ基板及びこれの製造方法

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