KR20130030255A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명에 따른 반도체 장치(100)는, 기판(1)과, 기판 상에 설치된 게이트 전극(11)과, 게이트 전극 상에 형성된 게이트 절연층(12)과, 게이트 절연층 상에 형성되고, 채널 영역(13c)과, 채널 영역의 양측에 각각 위치하는 소스 영역(13s) 및 드레인 영역(13d)을 갖는 산화물 반도체층(13)과, 소스 영역에 전기적으로 접속된 소스 전극(14)과, 드레인 영역에 전기적으로 접속된 드레인 전극(15)과, 소스 전극 및 드레인 전극 사이에 위치하고, 산화물 반도체층 상에 접해서 형성된 금속 화합물층(16)을 구비한다. 금속 화합물층은, 소스 전극 및 드레인 전극에 포함되는 금속 원소 중 적어도 1종과 동일한 금속 원소의 화합물로 형성된 절연체층 또는 반도체층이다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 장치에 관한 것으로, 특히, 산화물 반도체 TFT를 구비하는 반도체 장치에 관한 것이다. 또는, 본 발명은, 그러한 반도체 장치의 제조 방법에도 관한 것이다.
액정 표시 장치 등에 사용되는 액티브 매트릭스 기판은, 화소마다 박막 트랜지스터(Thin Film Transistor; 이하, 「TFT」) 등의 스위칭 소자를 구비하고 있다. 이러한 스위칭 소자로서는, 종래부터, 아몰퍼스 실리콘막을 활성층으로 하는 TFT(이하, 「아몰퍼스 실리콘 TFT」)나 다결정 실리콘막을 활성층으로 하는 TFT(이하, 「다결정 실리콘 TFT」)가 널리 사용되고 있다.
다결정 실리콘막에 있어서의 전자 및 정공의 이동도는 아몰퍼스 실리콘막의 이동도보다도 높으므로, 다결정 실리콘 TFT에서는, 아몰퍼스 실리콘 TFT보다도 온 전류가 높고, 고속 동작이 가능하다. 그로 인해, 다결정 실리콘 TFT를 사용해서 액티브 매트릭스 기판을 형성하면, 스위칭 소자로서 뿐만 아니라, 드라이버 등의 주변 회로에도 다결정 실리콘 TFT를 사용할 수 있다. 따라서, 드라이버 등의 주변 회로의 일부 또는 전체와 표시부를 동일 기판 상에 일체로 형성할 수 있다는 이점이 얻어진다. 또한, 액정 표시 장치 등의 화소 용량을 보다 짧은 스위칭 시간에 충전할 수 있다고 하는 이점도 얻어진다.
그러나, 다결정 실리콘 TFT를 제작하려고 하면, 아몰퍼스 실리콘막을 결정화시키기 위한 레이저나 열에 의한 결정화 공정 외에, 열 어닐 공정 등의 복잡한 공정을 행할 필요가 있어, 기판의 단위 면적당의 제조 코스트가 높아진다고 하는 문제가 있다. 따라서, 다결정 실리콘 TFT는, 주로 중형 및 소형의 액정 표시 장치에 사용되고 있다.
한편, 아몰퍼스 실리콘막은 다결정 실리콘막보다도 용이하게 형성되므로 대면적화에 적합하다. 그로 인해, 아몰퍼스 실리콘 TFT는, 대면적을 필요로 하는 장치의 액티브 매트릭스 기판에 적절하게 사용된다. 다결정 실리콘 TFT보다도 낮은 온 전류를 갖고 있음에도 불구하고, 액정 텔레비전의 액티브 매트릭스 기판의 대부분에는 아몰퍼스 실리콘 TFT가 사용되고 있다.
그러나, 아몰퍼스 실리콘 TFT를 사용하면, 아몰퍼스 실리콘막의 이동도가 낮기 때문에, 그 고성능화에 한계가 있다. 액정 텔레비전 등의 액정 표시 장치에는, 대형화에 부가하여, 고화질화 및 저소비 전력화가 강하게 요구되고 있고, 아몰퍼스 실리콘 TFT에서는, 이와 같은 요구에 충분히 응하는 것이 곤란하다. 또한, 특히 최근, 액정 표시 장치에는, 프레임 협소화나 코스트 다운을 위한 드라이버 모노리식 기판화나, 터치 패널 기능의 내장 등의 고성능화가 강하게 요구되고 있고, 아몰퍼스 실리콘 TFT에서는, 이와 같은 요구에 충분히 응하는 것이 곤란하다.
그래서, 제조 공정수나 제조 코스트를 억제하면서, 보다 고성능인 TFT를 실현하기 위해서, TFT의 활성층의 재료로서, 아몰퍼스 실리콘이나 다결정 실리콘 이외의 재료를 사용하는 시도가 이루어지고 있다.
예를 들어 특허 문헌 1 및 2에는, 산화아연 등의 산화물 반도체막을 사용해서 TFT의 활성층을 형성하는 것이 제안되어 있다. 이러한 TFT는, 「산화물 반도체 TFT」라고 불린다. 산화물 반도체는, 아몰퍼스 실리콘보다도 높은 이동도를 갖고 있다. 이로 인해, 산화물 반도체 TFT는, 아몰퍼스 실리콘 TFT보다도 고속으로 동작하는 것이 가능하다. 또한, 산화물 반도체막은, 다결정 실리콘막보다도 간편한 프로세스로 형성되므로, 대면적이 필요하게 되는 장치에도 적용할 수 있다.
그러나, 산화물 반도체 TFT의 구조에 따라서는, 제조 프로세스에 있어서 산화물 반도체막이 손상을 입기 쉬워, 트랜지스터 특성이 열화하는 경우가 있다. 예를 들어, 보톰 게이트·톱 콘택트 구조를 갖는 산화물 반도체 TFT에서는, 소스·드레인 전극을 패터닝에 의해 형성할 때, 불소 가스나 염소 가스 등의 할로겐 가스를 사용한 드라이 에칭을 행하는 것이 일반적이다. 그렇지만, 그때, 산화물 반도체막이 할로겐의 플라즈마에 노출되므로, 산화물 반도체막으로부터 산소의 이탈 등이 발생하고, 그 때문에 특성의 열화(예를 들어 채널의 저저항화에 의한 오프 특성의 악화)가 발생하게 된다.
이와 같은 문제에 대하여, 특허 문헌 1 및 2에는, 산화물 반도체로 형성된 활성층의 채널 영역 상에, 에치 스톱으로서 기능하는 절연막(채널 보호막)을 형성하는 것이 제안되어 있다.
도 14에, 채널 보호막을 갖는 종래의 산화물 반도체 TFT(10A)의 단면 구조를 도시한다. 산화물 반도체 TFT(10A)는, 기판(1)과, 기판(1) 상에 설치된 게이트 전극(11)과, 게이트 전극(11)을 덮는 게이트 절연층(12)과, 게이트 절연층(12) 상에 형성된 산화물 반도체층(13)과, 산화물 반도체층(13)의 채널 영역 상에 형성된 채널 보호막(30)과, 산화물 반도체층(13) 상에 설치된 소스 전극(14) 및 드레인 전극(15)을 구비하고 있다. 소스 전극(14) 및 드레인 전극(15)은, 각각 산화물 반도체층(13)에 전기적으로 접속되어 있다. 특허 문헌 1에는, 채널 보호막(30)으로서, 아몰퍼스 산화물 절연체막을 사용하는 것이 기재되어 있다. 또한, 특허 문헌 2에는, 채널 보호막(30)으로서, 질화 실리콘막을 사용하는 것이 기재되어 있다.
도 14에 도시하는 바와 같은 산화물 반도체 TFT(10A)를 제조하는 프로세스에서는, 금속막을 패터닝함으로써 소스 전극(14) 및 드레인 전극(15)을 형성할 때에, 산화물 반도체층(13)의 채널 영역은 채널 보호막(30)에 의해 보호되어 있다. 그로 인해, 산화물 반도체층(13)의 채널 영역이 손상을 받는 것을 방지할 수 있다.
일본 특허 출원 공개 제2008-166716호 공보 일본 특허 출원 공개 제2007-258675호 공보
그러나, 특허 문헌 1 및 2에 개시되어 있는 바와 같은 산화물 반도체 TFT를 제조할 때에는, 채널 보호막을 패터닝하는 프로세스가 필요해진다. 따라서, 채널 보호막이 형성되어 있지 않은 구조에 비해, 제조에 필요로 하는 공정수 및 마스크 매수가 함께 증가한다. 그로 인해, 스루풋이 저하된다.
본 발명은, 상기 문제를 감안해서 이루어진 것으로, 그 목적은, 보톰 게이트·톱 콘택트 구조를 갖는 산화물 반도체 TFT의 제조 프로세스에 있어서의 산화물 반도체층에의 손상을 저감하고, 또한, 스루풋의 저하를 억제하는 것에 있다.
본 발명에 따른 반도체 장치는, 기판과, 상기 기판 상에 설치된 게이트 전극과, 상기 게이트 전극 상에 형성된 게이트 절연층과, 상기 게이트 절연층 상에 형성되고, 채널 영역과, 상기 채널 영역의 양측에 각각 위치하는 소스 영역 및 드레인 영역을 갖는 산화물 반도체층과, 상기 소스 영역에 전기적으로 접속된 소스 전극과, 상기 드레인 영역에 전기적으로 접속된 드레인 전극과, 상기 소스 전극 및 상기 드레인 전극 사이에 위치하고, 상기 산화물 반도체층 상에 접해서 형성된 금속 화합물층을 구비하고, 상기 금속 화합물층은, 상기 소스 전극 및 상기 드레인 전극에 포함되는 금속 원소 중 적어도 1종과 동일한 금속 원소의 화합물로 형성된 절연체층 또는 반도체층이다.
어떤 적합한 실시 형태에 있어서, 상기 금속 화합물층의 두께는, 상기 소스 전극 및 상기 드레인 전극의 두께보다도 작다.
어떤 적합한 실시 형태에 있어서, 상기 금속 화합물층의 두께는, 1㎚ 이상 50㎚ 이하이다.
어떤 적합한 실시 형태에 있어서, 상기 금속 화합물층의 두께는, 1㎚ 이상 5㎚ 이하이다.
어떤 적합한 실시 형태에 있어서, 상기 금속 화합물층은, 금속 산화물층이다.
본 발명에 따른 반도체 장치의 제조 방법은, 기판 상에 게이트 전극을 형성하는 공정(A)과, 상기 게이트 전극을 덮도록 게이트 절연층을 형성하는 공정(B)과, 상기 게이트 절연층 상에 산화물 반도체층을 형성하는 공정(C)과, 상기 산화물 반도체층에 전기적으로 접속된 소스 전극 및 드레인 전극을 설치하는 공정(D)을 포함하는 반도체 장치의 제조 방법으로서, 상기 공정(D)은, 상기 산화물 반도체층을 덮도록 금속막을 형성하는 공정(D-1)과, 상기 금속막을 패터닝함으로써 상기 소스 전극 및 상기 드레인 전극을 형성하는 공정(D-2)을 포함하고, 상기 공정(D-2)에 있어서의 패터닝은, 상기 금속막 중, 상기 산화물 반도체층의 채널 영역으로 되는 영역 상에 위치하는 부분이, 상기 소스 전극 및 상기 드레인 전극보다도 얇은 도전체막으로서 잔존하도록 실행되며, 상기 도전체막을 화학 반응시킴으로써, 상기 소스 전극 및 상기 드레인 전극 사이에 위치하는 금속 화합물층을 형성하는 공정(E)을 더 포함한다.
어떤 적합한 실시 형태에 있어서, 상기 공정(D-2)은, 상기 금속막의 일부를 덮는 포토레지스트층으로서, 상기 산화물 반도체층의 소스 영역 및 드레인 영역으로 되는 영역에 겹치는 제1 부분을 갖는 포토레지스트층을 형성하는 공정(D-2-1)과, 상기 포토레지스트층을 마스크로서 사용해서 상기 금속막을 에칭하는 공정(D-2-2)을 포함한다.
어떤 적합한 실시 형태에 있어서, 상기 공정(D-2-1)은, 상기 포토레지스트층이, 상기 산화물 반도체층의 채널 영역으로 되는 영역에 겹치는 제2 부분으로서, 상기 제1 부분보다도 얇은 제2 부분을 갖도록 실행된다.
어떤 적합한 실시 형태에 있어서, 상기 공정(D-2-1)은, 다계조 마스크를 사용한 노광 공정을 포함한다.
어떤 적합한 실시 형태에 있어서, 상기 공정(E)에 있어서 형성되는 상기 금속 화합물층은, 절연체층 또는 반도체층이다.
어떤 적합한 실시 형태에 있어서, 상기 금속 화합물층의 두께는, 1㎚ 이상 50㎚ 이하이다.
어떤 적합한 실시 형태에 있어서, 상기 금속 화합물층의 두께는, 1㎚ 이상 5㎚ 이하이다.
어떤 적합한 실시 형태에 있어서, 상기 공정(E)에 있어서, 상기 도전체막을 산화시킴으로써 상기 금속 화합물층으로서 금속 산화물층이 형성된다.
본 발명에 따르면, 보톰 게이트·톱 콘택트 구조를 갖는 산화물 반도체 TFT의 제조 프로세스에 있어서의 산화물 반도체층에의 손상을 저감하고, 또한, 스루풋의 저하를 억제할 수 있다.
도 1은 본 발명의 적합한 실시 형태에 있어서의 TFT 기판(100)을 모식적으로 도시하는 평면도.
도 2는 본 발명의 적합한 실시 형태에 있어서의 TFT 기판(100)의 단면 구조를 모식적으로 도시하는 도면으로서, 도 1 중의 2A-2A'선을 따른 단면도.
도 3은 본 발명의 적합한 실시 형태에 있어서의 TFT 기판(100)이 구비하는 박막 트랜지스터(10)를 모식적으로 도시하는 단면도.
도 4의 (a) 내지 (d)는, TFT 기판(100)의 제조 방법을 설명하기 위한 공정 단면도.
도 5의 (a) 내지 (d)는, TFT 기판(100)의 제조 방법을 설명하기 위한 공정 단면도.
도 6의 (a) 및 (b)는, TFT 기판(100)의 제조 방법을 설명하기 위한 공정 단면도.
도 7은 비교예의 박막 트랜지스터(10B)의 게이트 전압-드레인 전류(Vg-Id) 특성을 도시하는 그래프.
도 8은 실시예 1의 박막 트랜지스터(10)의 게이트 전압-드레인 전류(Vg-Id) 특성을 도시하는 그래프.
도 9는 실시예 2의 박막 트랜지스터(10)의 게이트 전압-드레인 전류(Vg-Id) 특성을 도시하는 그래프.
도 10은 실시예 1의 박막 트랜지스터(10)의 게이트 전압-드레인 전류(Vg-Id) 특성을 도시하는 그래프.
도 11은 실시예 2의 박막 트랜지스터(10)의 게이트 전압-드레인 전류(Vg-Id) 특성을 도시하는 그래프.
도 12는 본 발명의 적합한 실시 형태에 있어서의 TFT 기판(100)을 모식적으로 도시하는 단면도.
도 13은 본 발명의 적합한 실시 형태에 있어서의 TFT 기판(100)의 제조 방법을 4매 마스크 프로세스로서 실행하는 예를 설명하기 위한 도면.
도 14는 채널 보호막을 갖는 종래의 산화물 반도체 TFT(10A)를 모식적으로 도시하는 단면도.
도 15는 채널 보호막을 갖지 않는 종래의 산화물 반도체 TFT(10B)를 모식적으로 도시하는 단면도.
이하, 도면을 참조하면서 본 발명의 실시 형태를 설명한다. 본 발명에 따른 반도체 장치는, 산화물 반도체로 형성된 활성층을 갖는 박막 트랜지스터(산화물 반도체 TFT)를 구비하고 있다. 본 발명에 따른 반도체 장치는, 적어도 1개의 산화물 반도체 TFT를 구비하고 있으면 되고, 그러한 TFT를 구비하는 각종 기판, 각종 표시 장치, 각종 전자 기기를 널리 포함한다. 이하에서는, 액정 표시 장치용의 액티브 매트릭스 기판(TFT 기판)을 예로 해서 설명을 행한다.
도 1 및 도 2에, 본 실시 형태에 있어서의 TFT 기판(100)을 도시한다. 도 1은, TFT 기판(100)의 1개의 화소에 대응한 영역을 모식적으로 도시하는 평면도이며, 도 2는, 도 1 중의 2A-2A'선을 따른 단면도이다.
TFT 기판(100)은, 도 1 및 도 2에 도시하는 바와 같이, 절연성을 갖는 기판(전형적으로는 투명 기판)(1)과, 기판(1) 상에 설치된 게이트 배선(주사 배선)(2) 및 소스 배선(신호 배선)(3)과, 게이트 배선(2) 및 소스 배선(3)에 전기적으로 접속된 박막 트랜지스터(10)와, 박막 트랜지스터(10)에 전기적으로 접속된 화소 전극(4)을 구비한다. 게이트 배선(2)이 행 방향으로 연장되도록 형성되어 있는데 반해, 소스 배선(3)은 열 방향으로 연장되도록 형성되어 있다. 박막 트랜지스터(10)는, 게이트 배선(2)으로부터 주사 신호를 공급받고, 소스 배선(3)으로부터 표시 신호를 공급받는다. TFT 기판(100)은, 또한, 보조 용량 Cs를 형성하기 위한 보조 용량 배선(5)을 구비한다.
여기서, 박막 트랜지스터(10)의 구체적인 구조를 도 3도 참조하면서 설명한다. 도 3은, 박막 트랜지스터(10)를 확대해서 모식적으로 도시하는 단면도이다.
박막 트랜지스터(10)는, 기판(1) 상에 설치된 게이트 전극(11)과, 게이트 전극(11) 상에 형성된 게이트 절연층(12)과, 게이트 절연층(12) 상에 형성된 산화물 반도체층(13)과, 산화물 반도체층(13)에 전기적으로 접속된 소스 전극(14) 및 드레인 전극(15)을 갖는다.
소스 전극(14) 및 드레인 전극(15)은, 각각 산화물 반도체층(13)의 상면과 접하고 있다. 산화물 반도체층(13) 중 소스 전극(14)과 접하는 영역(13s)은 「소스 영역」이라고 불리며, 드레인 전극(15)과 접하는 영역(13d)은 「드레인 영역」이라고 불린다. 또한, 산화물 반도체층(13) 중 게이트 전극(11)과 오버랩하고, 또한, 소스 영역(13s)과 드레인 영역(13d) 사이에 위치하는 영역(13c)은 「채널 영역」이라고 불린다. 즉, 산화물 반도체층(13)은, 채널 영역(13c)과, 채널 영역(13c)의 양측에 각각 위치하는 소스 영역(13s) 및 드레인 영역(13d)을 갖고 있고, 소스 전극(14) 및 드레인 전극(15)은 각각 산화물 반도체층(13)의 소스 영역(13s) 및 드레인 영역(13d)에 전기적으로 접속되어 있다.
본 실시 형태에 있어서의 박막 트랜지스터(10)는, 도 2 및 도 3에 도시하는 바와 같이, 또한, 소스 전극(14) 및 드레인 전극(15) 사이에 위치하고, 산화물 반도체층(13) 상에 접해서 형성된 금속 화합물층(16)을 갖는다. 이 금속 화합물층(16)은, 절연체층 또는 반도체층이다.
금속 화합물층(16)은, 소스 전극(14) 및 드레인 전극(15)을 형성하기 위한 금속막(이하에서는 「소스 메탈막」이라고도 부름)의 일부를 사용해서 형성되어 있다. 구체적으로는, 금속 화합물층(16)은, 소스 메탈막을 패터닝함으로써 소스 전극(14) 및 드레인 전극(15)을 형성할 때에, 채널 영역 상에 위치하는 부분을 잔존시키고, 이 잔존한 부분(당연 도전체막임)을 화학 반응시켜서 도체가 아니게 하는 것에 의해 형성된다. 그로 인해, 금속 화합물층(16)은, 소스 전극(14) 및 드레인 전극(15)에 포함되는 금속 원소(1종 또는 복수종) 중 적어도 1종(후술하는 바와 같이 반드시 전체 종류는 아님)과 동일한 금속 원소의 화합물로 형성되어 있다.
상술한 구조를 갖는 박막 트랜지스터(100)를 덮도록, 도 2에 도시하는 바와 같이, 제1 층간 절연층(6) 및 제2 층간 절연층(7)이 형성되어 있다. 제1 층간 절연층(6) 및 제2 층간 절연층(7)은, 하측으로부터 이 순서로 적층되어 있다. 제2 층간 절연층(7) 상에 화소 전극(4)이 설치되어 있다.
제1 층간 절연층(6) 및 제2 층간 절연층(7)의 보조 용량 배선(5)에 겹치는 위치에는 개구부(8)가 형성되어 있다. 드레인 전극(15)은, 이 개구부(8)까지 연장 설치되어 있고, 화소 전극(4)은, 개구부(8) 내에서 드레인 전극(15)에 접속되어 있다.
상술한 바와 같이, 본 실시 형태에 있어서의 TFT 기판(100)은, 소스 전극(14) 및 드레인 전극(15) 사이(즉 산화물 반도체층(13)의 채널 영역(13c) 상)에 위치하는 금속 화합물층(16)을 구비하고 있다. 그로 인해, 소스 전극(14) 및 드레인 전극(15)을 패터닝(예를 들어 드라이 에칭을 사용해서)에 의해 형성할 때에는, 소스 메탈막의 금속 화합물층(16)으로 되는 부분에 의해 산화물 반도체층(13)이 보호된다. 그로 인해, 제조 프로세스에 있어서의 산화물 반도체층(13)에의 손상이 저감된다. 또한, 금속 화합물층(16)을 형성하기 위해서는, 새로운 막을 퇴적하거나, 그 막을 패터닝하거나 할 필요가 없으므로, 도 14에 도시한 바와 같은 채널 보호막(30)을 형성하는 구조에 비하면, 스루풋이 향상된다.
금속 화합물층(16)의 두께는, 도 2 및 도 3에 도시하고 있는 바와 같이, 소스 전극(14) 및 드레인 전극(15)의 두께보다도 작은 것이 바람직하다. 금속 화합물층(16)이 소스 전극(14) 및 드레인 전극(15)보다도 얇으면, 소스 메탈막의 일부를 화학 반응시켜서 금속 화합물층(16)을 형성할 때에, 도체 부분이 남지 않도록 하는 것이 용이하게 된다.
소스 전극(14) 및 드레인 전극(15)의 두께는, 전형적으로는, 100㎚ 이상 500㎚ 이하이다. 이에 반해, 금속 화합물층(16)의 두께는, 구체적으로는, 1㎚ 이상 50㎚ 이하인 것이 바람직하다. 금속 화합물층(16)의 두께가 50㎚을 초과하면, 사용하는 화학 반응의 종류에 따라서는, 도체 부분을 남기지 않도록 하는 것이 어려운 일이 있다. 또한, 금속 화합물층(16)의 두께가 1㎚ 미만이면, 에칭의 편차에 따라 채널 영역(13c)이 노출되는 경우가 있고, 그 경우에는 산화물 반도체층(13)에 손상이 주어지게 되어 버린다.
금속 화합물층(16)은, 절연체 또는 반도체인 한, 어떠한 화합물로 형성되어 있어도 된다. 금속 화합물층(16)이, 금속 산화물로 형성된 금속 산화물층이면, 산화물 반도체층(13)에 산소 결손이 발생한 경우에, 금속 산화물층에 포함되는 산소에 의해 산소 결손을 회복하는 것이 가능해지므로, 산화물 반도체층(13)의 산소 결손을 저감할 수 있다고 하는 이점이 얻어진다.
다음에, 도 4 내지 도 6을 참조하면서, TFT 기판(100)의 제조 방법의 예를 설명한다. 도 4 내지 도 6은, TFT 기판(100)의 제조 방법을 설명하기 위한 공정 단면도이다.
우선, 도 4의 (a)에 도시하는 바와 같이, 기판(예를 들어 글래스 기판)(1) 상에 게이트 전극(11)을 형성한다. 이때, 게이트 배선(2)(도 4의 (a)에서는 도시하지 않음) 및 보조 용량 배선(5)도 동시에 형성된다. 게이트 전극(11), 게이트 배선(2) 및 보조 용량 배선(5)은, 스퍼터법 등에 의해 기판(1) 상에 금속막(도전체막)을 형성한 후, 이 금속막을 포토리소그래피에 의해 패터닝함으로써 형성할 수 있다. 게이트 전극(11), 게이트 배선(2) 및 보조 용량 배선(5)으로 되는 금속막(게이트 메탈막)으로서는, 예를 들어, Ti/Al/Ti막, Al/Ti막 및 Cu/Ti막이 사용된다. 게이트 전극(11), 게이트 배선(2) 및 보조 용량 배선(5)의 두께는, 예를 들어 100㎚ 이상 500㎚ 이하이다.
다음에, 도 4의 (b)에 도시하는 바와 같이, 게이트 전극(11) 등을 덮도록 게이트 절연층(12)을 형성한다. 게이트 절연층(12)은, 예를 들어 CVD법을 사용해서 형성할 수 있다. 게이트 절연층(12)으로서는, 예를 들어, SiO2막, SiNx막 및 이들 적층막을 사용할 수 있다. 게이트 절연층(12)으로서, SiO2막과 같은 산화물막을 사용하면, 산화물 반도체층(13)의 산소 결손을 저감할 수 있다고 하는 이점이 얻어진다. 또한, 게이트 절연층(12)으로서 적층막을 사용하는 경우에는, 산화물막이 산화물 반도체층(13)에 접하는 순서로 적층을 행하면, 동일한 이점이 얻어진다. 게이트 절연층(12)의 두께는, 예를 들어 200㎚ 이상 500㎚ 이하이다.
계속해서, 도 4의 (c)에 도시하는 바와 같이, 게이트 절연층(12) 상에 산화물 반도체층(13)을 형성한다. 산화물 반도체층(13)은, 전형적으로는, 아몰퍼스 산화물로 형성되어 있다. 산화물 반도체층(13)의 재료로서는, 예를 들어, Zn-O계 반도체(ZnO), In-Ga-Zn-O계 반도체(IGZO), In-Zn-O계 반도체(IZO) 및 Zn-Ti-O계 반도체(ZTO)를 사용할 수 있다.
산화물 반도체층(13)은, 구체적으로는, 이하와 같이 해서 형성할 수 있다. 우선, 스퍼터법을 사용하여, 예를 들어 두께가 30㎚ 이상 300㎚ 이하의 IGZO막을 게이트 절연층(12) 상에 형성한다. 다음에, 포토리소그래피에 의해, IGZO막의 소정의 영역을 덮는 포토레지스트층을 형성한다. 계속해서, IGZO막 중 포토레지스트층으로 덮여져 있지 않은 부분을 웨트 에칭에 의해 제거한다. 그 후, 포토레지스트층을 박리한다. 이와 같이 하여, 섬 형상의 산화물 반도체층(13)이 얻어진다.
그 후, 도 4의 (d)에 도시하는 바와 같이, 산화물 반도체층(13)에 전기적으로 접속된 소스 전극(14) 및 드레인 전극(15)을 설치하고, 계속해서, 소스 전극(14) 및 드레인 전극(15) 사이에 위치하는 금속 화합물층(16)을 형성한다. 이하, 이들 공정을 보다 구체적으로 설명한다.
우선, 도 5의 (a)에 도시하는 바와 같이, 산화물 반도체층(13)을 덮도록 금속막(소스 메탈막)(20)을 형성한다. 금속막(20)은, 예를 들어 스퍼터법에 의해 퇴적된다. 금속막(20)으로서는, 예를 들어, Ti/Al/Ti막, Al/Ti막, Cu/Ti막, Al막, Cu막 및 Ｍo막이 사용된다. 금속막(20)의 두께는, 예를 들어, 100㎚ 이상 500㎚ 이하이다.
다음에, 금속막(20)을 패터닝함으로써 소스 전극(14) 및 드레인 전극(15)을 형성한다. 이때, 소스 배선(3)도 형성된다. 이 공정에 있어서의 패터닝은, 금속막(20) 중, 산화물 반도체층(13)의 채널 영역(13c)으로 되는 영역 상에 위치하는 부분이, 소스 전극(14) 및 드레인 전극(15)보다도 얇은 도전체막으로서 잔존하도록 실행된다.
구체적으로는, 우선, 도 5의 (b)에 도시하는 바와 같이, 금속막(20)의 일부를 덮는 포토레지스트층(21)을 형성한다. 이 포토레지스트층(21)은, 산화물 반도체층(13)의 소스 영역(13s) 및 드레인 영역(13d)으로 되는 영역에 겹치는 제1 부분(21a)과, 산화물 반도체층(13)의 채널 영역(13c)으로 되는 영역에 겹치는 제2 부분(21b)을 갖는다. 도 5의 (b)에 도시되어 있는 바와 같이, 제2 부분(21b)은, 제1 부분(21a)보다도 얇다. 즉, 포토레지스트층(21)은, 그 두께에 분포를 갖는다. 이러한 포토레지스트층(21)은, 노광 공정을 다계조 마스크를 사용해서 실행함으로써 형성할 수 있다. 다계조 마스크를 사용한 다계조 노광을 행함으로써, 중간 노광된 영역이 제2 부분(21b)이 된다. 다계조 마스크로서는, 그레이톤 마스크나 하프톤 마스크를 사용할 수 있다. 그레이톤 마스크에는, 노광기의 해상도 이하의 슬릿이 형성되어 있고, 이 슬릿에 의해 광의 일부를 차단하는 것에 의해 중간 노광이 실현된다. 한편, 하프톤 마스크에서는, 반투과막을 사용함으로써 중간 노광이 실현된다.
다음에, 도 5의 (c)에 도시하는 바와 같이, 포토레지스트층(21)을 마스크로서 사용해서 금속막(20)을 에칭(예를 들어 드라이 에칭)함으로써, 소스 전극(14) 및 드레인 전극(15)을 형성한다. 이때, 금속막(20) 중, 포토레지스트층(21)의 제2 부분(21b)(다른 부분보다도 얇음)에 덮여져 있는 부분은, 라이트 에칭되므로, 산화물 반도체층(13)의 채널 영역(13c) 상에는, 소스 전극(14) 및 드레인 전극(15)보다도 얇은 도전체막(20')이 잔존한다. 이 도전체막(20')의 두께는, 구체적으로는, 1㎚ 이상 50㎚ 이하이다.
계속해서, 도 5의 (d)에 도시하는 바와 같이, 도전체막(20')을 화학 반응시킴으로써, 소스 전극(14) 및 드레인 전극(15) 사이에 위치하는 금속 화합물층(16)을 형성한다. 예를 들어, 도전체막(20')을 산화시킴으로써 금속 화합물층(16)으로서 금속 산화물층을 형성한다. 금속막(소스 메탈막)(20)이 Al막, Cu막, Ｍo막인 경우, 금속 화합물층(16)은 각각 산화알루미늄층, 산화동(II)층, 산화몰리브덴층으로 된다. 또한, 금속막(20)이 Ti/Al/Ti막, Al/Ti막, Cu/Ti막과 같은 Ti층을 하지로 하는 적층막으로서, 도전체막(20')이 Ti막으로 되도록(즉 하지층만이 도전체막(20')으로서 잔존하도록) 에칭이 행해진 경우에는, 금속 화합물층(16)은 산화티탄층으로 된다. 이와 같이, 금속막(소스 메탈막)(20)이 단층막인 경우, 금속 화합물층(16)은, 소스 전극(14) 및 드레인 전극(15)에 포함되는 금속 원소(1종 또는 복수종)와 동일한 금속 원소의 화합물로 형성되어 있다. 이에 반해, 금속막(소스 메탈막)(20)이 적층막인 경우, 금속 화합물층(16)은, 소스 전극(14) 및 드레인 전극(15)에 포함되는 복수종의 금속 원소 중 일부와 동일한 금속 원소의 화합물로 형성되어 있는 경우가 있다. 산화 방법으로서는, 공지의 다양한 방법을 사용할 수 있다. 예를 들어, 산소 가스나, 질소 가스, 소기 가스의 플라즈마를 사용해도 되고, 과산화수소물을 사용해도 되고, 또한, 양극산화법을 사용해도 된다. 또한, 여기에서는, 도전체막(20')을 산화시켜서 금속 화합물층(16)으로서 금속 산화물층을 형성하는 예를 들었지만, 금속 화합물층(16)은, 절연체 또는 반도체인 한, 어떠한 화합물로 형성되어 있어도 된다. 이와 같이 하여, 박막 트랜지스터(10)가 얻어진다.
다음에, 도 6의 (a)에 도시하는 바와 같이, 박막 트랜지스터(10)를 덮도록, 제1 층간 절연층(6) 및 제2 층간 절연층(7)을 이 순서로 형성한다. 제1 층간 절연층(6)은, 예를 들어, SiO2막, SiNx막, 스핀 온 글래스(SOG)막이다. 제2 층간 절연층(7)은, 예를 들어, 아크릴레이트계의 감광성 수지막이다. 제1 층간 절연층(6) 및 제2 층간 절연층(7)에는, 드레인 전극(15)의 표면을 노출시키기 위한 개구부(8)가 형성되어 있다. 또한, 본 실시 형태에서는, 금속 화합물층(16), 제1 층간 절연층(6) 및 제2 층간 절연층(7)의 3개의 층이 박막 트랜지스터(10)를 보호하는 보호층으로서 기능하지만, 보호층으로서 반드시 3개의 층을 설치할 필요는 없다. 예를 들어, 금속 화합물층(16)만으로 박막 트랜지스터(10)를 보호할 수도 있다.
그 후, 도 6의 (b)에 도시하는 바와 같이, 드레인 전극(15)의 노출된 표면과 접하도록, 화소 전극(4)을 형성한다. 예를 들어, 제2 층간 절연층(7) 상 및 개구부(8) 내에, 스퍼터법에 의해 도전체막을 퇴적한 후, 이 도전체막을 포토리소그래피에 의해 패터닝함으로써, 화소 전극(4)을 형성할 수 있다. 화소 전극(4)의 재료로서는, 예를 들어 ITO를 사용할 수 있다. 이와 같이 하여, TFT 기판(100)이 완성된다.
본 실시 형태의 제조 방법에 따르면, 소스 전극(14) 및 드레인 전극(15)을 형성하는 공정(도 5의 (c)에 도시한 공정)에 있어서, 채널 영역(13c) 상에 위치하는 도전체막(20')에 의해 산화물 반도체층(13)이 보호되므로, 산화물 반도체층(13)에의 손상이 저감된다. 또한, 도전체막(20')은, 소스 전극(14) 및 드레인 전극(15)으로 되는 금속막(소스 메탈막)(20)의 일부이므로, 이 도전체막(20')을 형성하기 위해서, 새로운 막을 적층할 필요는 없다. 그로 인해, 본 실시 형태의 제조 방법은, 도 14에 도시한 바와 같은 채널 보호막(30)을 설치하는 경우의 제조 방법에 비해, 이점이 많다. 예를 들어, 채널 보호막(30)(예를 들어 SiO2막)을 스퍼터법에 의해 형성하는 경우에 비교하면, 스루풋이 향상된다는 이점이 얻어지고, 채널 보호막(30)을 CVD법에 의해 형성하는 경우에 비교하면, CVD 프로세스를 필요로 하지 않는다고 하는 이점이 얻어진다. 또한, 본 실시 형태의 제조 방법에서는, 사용하는 마스크 매수는, 종래의 채널 H구조(채널 보호막(30)을 갖지 않는 구조)를 제조하는 경우와 동일해도 된다. 그로 인해, 본 실시 형태의 제조 방법은, 채널 보호막(30)을 설치하는 경우의 제조 방법에 비해 공정이 간략화되므로, 이 점으로부터도 스루풋의 향상이라고 하는 이점이 얻어진다. 또한, 본 실시 형태의 제조 방법에 따르면, 소스 전극(14) 및 드레인 전극(15)을 형성하는 공정에 있어서 웨트 에칭을 사용할 수도 있다. 도전체막(20')이 존재함으로써, 산화물 반도체층(13)이 에칭액에 직접 침지되는 일이 없기 때문이다. 예를 들어, 소스 메탈막이 Cu/Ti막인 경우, 종래의 채널 에칭 구조에서는, Cu층을 웨트 에칭한 후, Ti층을 드라이 에칭 하지만, 본 실시 형태의 제조 방법에 따르면, 소스 메탈막(금속막)(20)인 Cu/Ti막을 일괄해서 웨트 에칭할 수 있다.
산화물 반도체층(13)을 보호하는 도전체막(20')은, 그 후의 공정(도 5의 (d)에 도시한 공정)에서 화학 반응에 의해 절연체층 또는 반도체층인 금속 화합물층(16)으로 된다. 본 실시 형태에 있어서의 제조 방법에 따르면, 금속막(20)을 패터닝 하는 공정(도 5의 (c)에 도시한 공정)은, 도전체막(20')이 소스 전극(14) 및 드레인 전극(15)보다도 얇아지도록 실행되므로, 금속 화합물층(16)을 형성할 때에 도체 부분이 남지 않도록 하는 것이 용이하다.
금속 화합물층(16)의 두께(=도전체막(20')의 두께)는, 이미 설명한 바와 같이, 1㎚ 이상 50㎚ 이하인 것이 바람직하다. 금속 화합물층(16)이 금속 산화물층인 경우에는, 이하에 설명하는 이유로부터, 금속 화합물층(16)의 두께가 1㎚ 이상 5㎚ 이하인 것이 보다 바람직하다.
소스 전극(14) 및 드레인 전극(15)으로 되는 금속막(20)을 형성할 때(도 5의 (a)에 도시한 공정), 산화물 반도체층(13)에 환원 반응이 발생하고, 채널 영역(13c)에 금속이 석출하는 경우가 있다. 이러한 금속에 의한 리크 패스는, 트랜지스터 특성의 편차의 원인이 된다.
도전체막(20')의 두께(=금속 화합물층(16)의 두께)가 1㎚ 이상 5㎚ 이하이면, 도전체막(20')을 산화시키는 공정에 있어서, 산화물 반도체층(13)도 산화시킬 수 있으므로, 채널 영역(13c)에 석출한 금속에 의한 리크 패스를 저감할 수 있다. 그로 인해, 트랜지스터 특성의 편차를 저감할 수 있다.
또한, 도시하지 않았지만, 스위칭 소자로서 각 화소에 설치되는 산화물 반도체 TFT(화소용 TFT)(10)뿐만 아니라, 드라이버 등의 주변 회로용의 TFT(회로용TFT)의 일부 또는 전부를 TFT 기판(100) 상에 형성해도 된다(모노리딕화). 주변 회로는, TFT 기판에 있어서의 복수의 화소를 포함하는 영역(「표시 영역」이라고 부름.) 이외의 영역(「프레임 영역」이라고 부름.)에 형성된다. 그러한 경우, 산화물 반도체 TFT는, 높은 이동도(예를 들어 10㎠/Vs 이상)를 갖는 산화물 반도체층을 활성층으로서 사용하고 있으므로, 화소용 TFT로서뿐만 아니라, 회로용 TFT로서도 적절하게 사용된다.
(실시예 및 비교예)
본 실시 형태에 있어서의 TFT 기판(100)의 박막 트랜지스터(10) 및 종래의 구조를 갖는 박막 트랜지스터(모두 산화물 반도체 TFT임)를 실제로 제작하고, 그 트랜지스터 특성을 측정한 결과를 설명한다.
실시예 1 및 2로서, 도 3에 도시한 구조를 갖는(즉 금속 화합물층(16)을 갖는) 박막 트랜지스터(10)를 제작하였다. 실시예 1의 박막 트랜지스터(10)의 금속 화합물층(16)의 두께가 5㎚을 초과하고 50㎚ 이하인데 반해, 실시예 2의 박막 트랜지스터(10)의 금속 화합물층(16)의 두께는 1㎚ 이상 5㎚ 이하이다. 제작 방법은, 도 4 등을 참조하면서 설명한 바와 같다.
또한, 비교예로서, 도 15에 도시한 구조를 갖는 박막 트랜지스터(10B)를 제작하였다. 박막 트랜지스터(10B)는, 금속 화합물층(16)도 채널 보호막(30)도 구비하고 있지 않은 점에 있어서, 도 3에 도시한 박막 트랜지스터(10)나 도 14에 도시한 박막 트랜지스터(10A)와 상이하다. 또한, 실시예 1 및 2의 박막 트랜지스터(10)와, 비교예의 박막 트랜지스터(10B)에서는, 금속 화합물층(16)의 유무 이외의 구성(각 층의 재료, 두께, 사이즈 등)은 동일한 것으로 하였다.
실시예 1 및 2의 박막 트랜지스터(10) 및 비교예의 박막 트랜지스터(10B)의 각각에 대해서, 게이트 전압-드레인 전류(Vg-Id) 특성을 측정하였다. 비교예의 박막 트랜지스터(10B)에 관한 측정 결과를 도 7에 도시한다. 또한, 실시예 1의 박막 트랜지스터(10)에 관한 측정 결과를 도 8에 도시하고, 실시예 2의 박막 트랜지스터(10)에 관한 측정 결과를 도 9에 도시한다.
도 7에 도시하는 바와 같이, 비교예의 박막 트랜지스터(10B)에서는, 게이트 전압의 크기에 관계없이 드레인 전류는 거의 일정하며, 트랜지스터 특성(온/오프 특성)이 얻어지지 않았다. 이것은, 소스 메탈막을 드라이 에칭할 때에 사용되는 할로겐 플라즈마 등에 의해 산화물 반도체층(13)이 손상을 받게 되어(보다 구체적으로는 일부가 환원되어 버려), 과잉의 캐리어가 발생하기(즉 채널의 저저항화가 발생하기) 때문이라고 생각된다.
이에 반해, 도 8 및 도 9에 도시하는 바와 같이, 실시예 1 및 2의 박막 트랜지스터(10)에서는, 명확한 트랜지스터 특성(온/오프 특성)이 얻어지고, 임계값 전압을 적당한 범위로 제어하는 것이 가능하였다. 이것은, 소스 메탈막(20)을 드라이 에칭할 때에, 산화물 반도체층(13)이 에칭 분위기에 직접 노출되는 일이 없고, 과잉의 캐리어의 발생을 방지할 수 있기 때문이다.
다음에, 실시예 1의 박막 트랜지스터(10)와 실시예 2의 박막 트랜지스터(10)를 각각 다수 제작하고, 게이트 전압-드레인 전류(Vg-Id) 특성의 편차를 검증하였다. 실시예 1의 박막 트랜지스터(10)에 관한 검증 결과를 도 10에 도시하고, 실시예 2의 박막 트랜지스터(10)에 관한 검증 결과를 도 11에 도시한다.
도 10에 도시하는 바와 같이, 실시예 1의 박막 트랜지스터(10)에서는, 명확한 트랜지스터 특성이 얻어지기는 했지만, Vg-Id 특성에 편차가 발생하였다. 이것은, 금속막(소스 메탈막)(20)을 형성할 때, 산화물 반도체층(13)에 환원 반응이 발생하고, 채널 영역(13c)에 금속이 석출하고, 리크 패스가 발생했기 때문이다.
이에 반해, 도 11에 도시하는 바와 같이, 실시예 2의 박막 트랜지스터(10)에서는, Vg-Id 특성의 편차가 적었다. 이것은, 도전체막(20')의 두께(=금속 화합물층(16)의 두께)가 1㎚ 이상 5㎚ 이하이며, 도전체막(20')을 산화시키는 공정에 있어서 산화물 반도체층(13)도 산화시킬 수 있으므로, 채널 영역(13c)에 석출한 금속에 의한 리크 패스를 저감할 수 있기 때문이다.
(4매 마스크 프로세스)
본 실시 형태에 있어서의 제조 방법을 4매 마스크 프로세스로서 실행하는 예를 설명한다. 비교를 위해, 도 15에 도시한 구조를 갖는 박막 트랜지스터(10B)를 구비한 TFT 기판을 제조하는 종래의 방법도 설명한다.
도 12에, 본 예에 있어서 제조되는 TFT 기판(100)의 구조를 도시한다. 도 2에 도시한 TFT 기판(100)에서는, 드레인 전극(15)이 보조 용량 배선(5)에 겹치는 위치까지 연장 설치되어 있고, 화소 전극(4)은 보조 용량 배선(5)에 겹치는 위치에서 드레인 전극(15)에 접속되어 있다. 이에 반해, 도 12에 도시하는 TFT 기판(100)에서는, 드레인 전극(15)은 보조 용량 배선(5)에 겹치는 위치까지는 연장 설치되어 있지 않고, 화소 전극(4)은, 보조 용량 배선(5)에 겹치지 않는 위치에서 드레인 전극(15)에 접속되어 있다.
도 13에, 본 예의 제조 방법과, 종래의 제조 방법을 도시한다. 도 13의 중앙에는, 종래의 제조 방법의 상세한 플로우차트가 도시되어 있고, 도 13의 우측에는, 본 예의 제조 방법의 상세한 플로우차트가 도시되어 있다. 또한, 도 13의 좌측에는, 종래의 제조 방법 및 본 예의 제조 방법을 개괄한 플로우차트(후술하는 바와 같이 본 예의 제조 방법과는 엄밀하게는 일치하지 않고 있음)가 도시되어 있다. 도 13에는, 게이트 메탈막으로서 Cu/Ti막, 게이트 절연층(12)으로서 SiO2막, 산화물 반도체층(13)으로서 IGZO막, 소스 메탈막(금속막)(20)으로서 Cu/Ti막, 제1 층간 절연층(6)으로서 SiO2막, 제2 층간 절연층(7)으로서 감광성 수지막을 사용하는 예가 도시되어 있다.
우선, 도 13의 중앙에 도시하는 종래의 제조 방법을 설명한다.
우선, 기판(1) 상에 게이트 메탈막으로서 Cu/Ti막을 퇴적하고, 다음에, 이 Cu/Ti막의 일부를 덮는 포토레지스트층을 형성한다. 계속해서, 포토레지스트층을 마스크로 해서 웨트 에칭에 의해 Cu/Ti막을 패터닝하고, 그 후, 포토레지스트층을 박리한다. 이와 같이 하여, 게이트 전극(11), 게이트 배선 및 보조 용량 배선을 형성한다.
다음에, 게이트 절연층(12)으로서의 SiO2막 및 산화물 반도체막으로서의 IGZO막을 퇴적한다.
계속해서, 산화물 반도체막을 패터닝함으로써 섬 형상의 산화물 반도체층(13)을 형성한다. 구체적으로는, 우선, IGZO막의 일부를 덮는 포토레지스트층을 형성하고, 다음에, 이 포토레지스트층을 마스크로 해서 웨트 에칭을 행하고, 계속해서, 포토레지스트층을 박리한다.
그 후, 소스 메탈막으로서 Cu/Ti막을 퇴적하고, 다음에, 이 Cu/Ti막의 일부를 덮는 포토레지스트층을 형성한다. 계속해서, 이 포토레지스트층을 마스크로 해서 Cu층을 웨트 에칭, Ti층을 드라이 에칭에 의해 패터닝하고, 그 후, 포토레지스트층을 박리한다. 이와 같이 하여, 소스 전극(14), 드레인 전극(15) 및 소스 배선이 형성된다.
다음에, 제1 층간 절연층으로서 SiO2막, 제2 층간 절연층으로서 감광성 수지막을 이 순서로 퇴적하고, 계속해서, 감광성 수지막의 노광·현상을 행함으로써 감광성 수지막의 일부에 개구부를 형성한다. 그 후, 감광성 수지막을 마스크로 해서 드라이 에칭을 행함으로써, SiO2막에도 개구부를 형성한다.
계속해서, 아몰퍼스 ITO막을 퇴적하고, 다음에, 이 아몰퍼스 ITO막의 일부를 덮는 포토레지스트층을 형성한다. 계속해서, 이 포토레지스트층을 마스크로 해서 웨트 에칭에 의해 아몰퍼스 ITO막을 패터닝하고, 그 후, 포토레지스트층을 박리한다. 이와 같이 하여, 화소 전극이 형성된다.
상술한 종래의 제조 방법에서는, 5개의 공정(도 13 중에 도시하는 공정 M1 내지 M5)에서 포토마스크가 사용되므로, 전부 5매의 포토마스크가 필요해진다.
다음에, 도 13의 우측에 도시하는 제조 방법을 설명한다.
우선, 기판(1) 상에 게이트 메탈막으로서 Cu/Ti막을 퇴적하고, 다음에, 이 Cu/Ti막의 일부를 덮는 포토레지스트층을 형성한다. 계속해서, 포토레지스트층을 마스크로 해서 웨트 에칭에 의해 Cu/Ti막을 패터닝하고, 그 후, 포토레지스트층을 박리한다. 이와 같이 하여, 게이트 전극(11), 게이트 배선(2) 및 보조 용량 배선(5)을 형성한다.
다음에, 게이트 절연층(12)으로서의 SiO2막 및 산화물 반도체막으로서의 IGZO막을 퇴적한다.
계속해서, 소스 메탈막(20)으로서 Cu/Ti막을 퇴적하고, 다음에, 이 Cu/Ti막의 일부를 덮는 포토레지스트층을 형성한다. 이 포토레지스트층을 형성할 때, 다계조 마스크를 사용한 다계조 노광이 행해진다. 계속해서, 이 포토레지스트층을 마스크로 해서 Cu층을 웨트 에칭, Ti층을 드라이 에칭에 의해 패터닝함으로써, 소스 전극(14), 드레인 전극(15), 소스 배선(3)이 형성된다. 이때, 소스 메탈막(20) 중 채널 영역(13c) 상에 위치하는 부분은, 다른 부분보다도 얇은 도전체막(20')으로서 잔존한다. 다음에, 웨트 에칭(예를 들어 옥살산을 사용함)에 의해 IGZO막을 패터닝하고, 섬 형상의 산화물 반도체층(13)을 형성한다. 그 후, 산화 처리를 행해서 채널 영역(13c) 상의 도전체막(20')을 산화시켜, 금속 화합물층(16)으로서의 산화티탄층을 형성한다. 도전체막(20')의 두께가 1㎚ 이상 5㎚ 이하인 경우에는, 이때, 산화물 반도체층(13)도 산화된다. 계속해서, 포토레지스트층을 박리한다.
다음에, 제1 층간 절연층(6)으로서 SiO2막, 제2 층간 절연층(7)으로서 감광성 수지막을 이 순서로 퇴적하고, 계속해서, 감광성 수지막의 노광·현상을 행함으로써 감광성 수지막의 일부에 개구부를 형성한다. 그 후, 감광성 수지막을 마스크로 해서 드라이 에칭을 행함으로써, SiO2막에도 개구부를 형성한다.
계속해서, 아몰퍼스ITO막을 퇴적하고, 다음에, 이 아몰퍼스 ITO막의 일부를 덮는 포토레지스트층을 형성한다. 계속해서, 이 포토레지스트층을 마스크로 해서 웨트 에칭에 의해 아몰퍼스 ITO막을 패터닝하고, 그 후, 포토레지스트층을 박리한다. 이와 같이 하여, 화소 전극(4)이 형성된다.
상술한 제조 방법에서는, 4개의 공정(도 13 중에 도시하는 공정 M1'～M4')에서 포토마스크가 사용되므로, 필요한 포토마스크는 전부 4매이다. 즉, 종래의 제조 방법에 비해 필요로 하는 마스크가 1매 적다. 또한, 본 예의 제조 방법에서는, 소스·드레인을 형성하기 위한 택트 타임이, 웨트 에칭과 산화 처리분만큼 길어지기는 하지만, 소스 메탈막(20)의 퇴적에 앞서 산화물 반도체막을 섬 형상으로 패터닝해 둘 필요가 없기 때문에, 전체의 스루풋은 향상한다.
또한, 상기 설명에서는, 액정 표시 장치용의 TFT 기판(100)을 예시했지만, 본 발명은, 유기 EL 표시 장치용의 액티브 매트릭스 기판이나, 무기 EL 표시 장치용의 액티브 매트릭스 기판에도 적절하게 사용된다.
<산업상의 이용 가능성>
본 발명은, 액티브 매트릭스 기판 등의 회로 기판, 액정 표시 장치, 유기 일렉트로루미네슨스(EL) 표시 장치 및 무기 일렉트로루미네슨스 표시 장치 등의 표시 장치, 이미지 센서 장치 등의 촬상 장치, 화상 입력 장치나 지문 판독 장치 등의 전자 장치 등의 박막 트랜지스터를 구비한 장치에 널리 적용할 수 있다. 특히, 대형 액정 표시 장치 등에 적절하게 적용될 수 있다.
1 : 기판
2 : 게이트 배선(주사 배선)
3 : 소스 배선(신호 배선)
4 : 화소 전극
5 : 보조 용량 배선
6 : 제1 층간 절연층
7 : 제2 층간 절연층
8 : 개구부
10 : 박막 트랜지스터(산화물 반도체 TFT)
11 : 게이트 전극
12 : 게이트 절연층
13 : 산화물 반도체
13s : 소스 영역
13d : 드레인 영역
13c : 채널 영역
14 : 소스 전극
15 : 드레인 전극
16 : 금속 화합물층
20 : 금속막(소스 메탈막)
20' : 도전체막
21 : 포토레지스트층
21a : 포토레지스트층의 제1 부분
21b : 포토레지스트층의 제2 부분
100 : TFT 기판(액티브 매트릭스 기판)

Claims (13)

  1. 기판과,
    상기 기판 상에 설치된 게이트 전극과,
    상기 게이트 전극 상에 형성된 게이트 절연층과,
    상기 게이트 절연층 상에 형성되고, 채널 영역과, 상기 채널 영역의 양측에 각각 위치하는 소스 영역 및 드레인 영역을 갖는 산화물 반도체층과,
    상기 소스 영역에 전기적으로 접속된 소스 전극과,
    상기 드레인 영역에 전기적으로 접속된 드레인 전극과,
    상기 소스 전극 및 상기 드레인 전극 사이에 위치하고, 상기 산화물 반도체층 상에 접해서 형성된 금속 화합물층을 구비하고,
    상기 금속 화합물층은, 상기 소스 전극 및 상기 드레인 전극에 포함되는 금속 원소 중 적어도 1종과 동일한 금속 원소의 화합물로 형성된 절연체층 또는 반도체층인 반도체 장치.
  2. 제1항에 있어서,
    상기 금속 화합물층의 두께는, 상기 소스 전극 및 상기 드레인 전극의 두께보다도 작은 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 금속 화합물층의 두께는, 1㎚ 이상 50㎚ 이하인 반도체 장치.
  4. 제3항에 있어서,
    상기 금속 화합물층의 두께는, 1㎚ 이상 5㎚ 이하인 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 금속 화합물층은, 금속 산화물층인 반도체 장치.
  6. 기판 상에 게이트 전극을 형성하는 공정(A)과,
    상기 게이트 전극을 덮도록 게이트 절연층을 형성하는 공정(B)과,
    상기 게이트 절연층 상에 산화물 반도체층을 형성하는 공정(C)과,
    상기 산화물 반도체층에 전기적으로 접속된 소스 전극 및 드레인 전극을 설치하는 공정(D)을 포함하는 반도체 장치의 제조 방법으로서,
    상기 공정(D)은, 상기 산화물 반도체층을 덮도록 금속막을 형성하는 공정(D-1)과,
    상기 금속막을 패터닝함으로써 상기 소스 전극 및 상기 드레인 전극을 형성하는 공정(D-2)을 포함하고,
    상기 공정(D-2)에 있어서의 패터닝은, 상기 금속막 중, 상기 산화물 반도체층의 채널 영역으로 되는 영역 상에 위치하는 부분이, 상기 소스 전극 및 상기 드레인 전극보다도 얇은 도전체막으로서 잔존하도록 실행되며,
    상기 도전체막을 화학 반응시킴으로써, 상기 소스 전극 및 상기 드레인 전극 사이에 위치하는 금속 화합물층을 형성하는 공정(E)을 더 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 공정(D-2)은, 상기 금속막의 일부를 덮는 포토레지스트층으로서, 상기 산화물 반도체층의 소스 영역 및 드레인 영역으로 되는 영역에 겹치는 제1 부분을 갖는 포토레지스트층을 형성하는 공정(D-2-1)과,
    상기 포토레지스트층을 마스크로서 사용해서 상기 금속막을 에칭하는 공정(D-2-2)을 포함하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 공정(D-2-1)은, 상기 포토레지스트층이, 상기 산화물 반도체층의 채널 영역으로 되는 영역에 겹치는 제2 부분으로서, 상기 제1 부분보다도 얇은 제2 부분을 갖도록 실행되는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 공정(D-2-1)은, 다계조 마스크를 사용한 노광 공정을 포함하는 반도체 장치의 제조 방법.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 공정(E)에 있어서 형성되는 상기 금속 화합물층은, 절연체층 또는 반도체층인 반도체 장치의 제조 방법.
  11. 제6항 내지 제10항 중 어느 한 항에 있어서,
    상기 금속 화합물층의 두께는, 1㎚ 이상 50㎚ 이하인 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 금속 화합물층의 두께는, 1㎚ 이상 5㎚ 이하인 반도체 장치의 제조 방법.
  13. 제6항 내지 제12항 중 어느 한 항에 있어서,
    상기 공정(E)에 있어서, 상기 도전체막을 산화시킴으로써 상기 금속 화합물층으로서 금속 산화물층이 형성되는 반도체 장치의 제조 방법.
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