CN104835786B - 一种制作半导体器件的方法 - Google Patents

一种制作半导体器件的方法 Download PDF

Info

Publication number
CN104835786B
CN104835786B CN201410045964.8A CN201410045964A CN104835786B CN 104835786 B CN104835786 B CN 104835786B CN 201410045964 A CN201410045964 A CN 201410045964A CN 104835786 B CN104835786 B CN 104835786B
Authority
CN
China
Prior art keywords
area
heat
semiconductor substrate
sink shell
injection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410045964.8A
Other languages
English (en)
Other versions
CN104835786A (zh
Inventor
卜伟海
陈勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201410045964.8A priority Critical patent/CN104835786B/zh
Publication of CN104835786A publication Critical patent/CN104835786A/zh
Application granted granted Critical
Publication of CN104835786B publication Critical patent/CN104835786B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种制作半导体器件的方法，根据本发明的制作方法提出了一种多种阈值电压器件的制备工艺，利用不同薄膜堆叠结构在热退火中的吸热率不同来改变退火后杂质的不同分布，从而实现不同的阈值电压，根据本发明的制作方法减少了超浅结注入的难度，并且制作工艺简单。

Description

一种制作半导体器件的方法
技术领域
本发明涉及半导体制造工艺，尤其涉及一种具有多种阈值电压的半导体器件的制作方法。
背景技术
高级半导体芯片使用具有不同阈值电压、每单位宽度导通电流及每单位长度截止电流的多种场效应晶体管。具有高阈值电压的场效应晶体管通常被称为“低功率”器件，其具有低导通电流及低截止电流。具有低阈值电压的场效应晶体管被称为“高性能”器件，其具有高导通电流及高截止电流。通过使用低功率器件与高性能器件的混合，半导体芯片可以以最佳功率消耗水平来提供最佳性能。
可通过改变掺杂半导体阱的掺杂物浓度来获取具有不同阈值电压的器件，其中在该掺杂半导体阱中形成场效应晶体管的主体以获得阈值电压的每一值。因此，高性能器件使用具有低掺杂物浓度的掺杂半导体阱，而低功率器件使用具有高掺杂物浓度的另一掺杂半导体阱。对于井掺杂的每一设定而言，在形成掺杂半导体阱的相应离子植入步骤期间使用专属植入掩模，从而增加了处理复杂性及制造成本。
对于先进纳米级半导体工艺，多种阈值电压共存于一个制程已经成为服务于设计公司必不可少的一个内容。在现有技术中为了制备不同阈值电压的器件，一般采用不同的离子注入条件来实现。其中，有一种实现方法是沟道注入条件一样，源漏扩展区的注入条件不一样。现有技术的目的都是为了形成在不同阈值电压器件中形成不同杂质分布
现有技术制备不同阈值电压器件的工艺比较复杂，成本较高，需要一种工艺简单并且成本较低的半导体器件的制作工艺。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述第一区域和第二区域中的所述半导体衬底上形成第一栅极结构和第二栅极结构；执行注入工艺；在所述半导体衬底上形成吸热层，所述吸热层覆盖所述第一区域和所述第二区域；去除所述第二区域中的所述吸热层；执行退火工艺；去除所述第一区域中的所述吸热层。
优选地，所述注入工艺为袋注入或者LDD注入。
优选地，所述第一区域和所述第二区域的所述注入工艺的条件相同。
优选地，还包括在形成所述第一栅极结构和所述第二栅极结构之前执行阱离子注入和调阈值注入的步骤。
优选地，所述第一区域和所述第二区域的所述调阈值注入的条件相同或者不同。
优选地，采用ALD工艺或者CVD工艺形成所述吸热层。
优选地，所述吸热层为采用应力记忆技术形成的应力记忆层。
优选地，所述半导体衬底包括浅沟槽隔离结构。
综上所述，根据本发明的制作方法提出了一种多种阈值电压器件的制备工艺，利用不同薄膜堆叠结构在热退火中的吸热率不同来改变退火后杂质的不同分布，从而实现不同的阈值电压，根据本发明的制作方法，减少了超浅结注入的难度，并且制作工艺简单。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A-1D为根据本发明一个实施方式制作半导体器件的相关步骤所获得的器件的剖视图；
图2为不同薄膜堆叠结构在固定退火温度中热吸收率的示意图
图3为根据本发明另一个实施方式制作半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
为了解决现有技术中的问题，本发明提出了一种半导体器件的制作方法。参照图1A至图1D，示出根据本发明一个方面的实施例的相关步骤的剖视图。
下面结合附图1A-1D对本发明的具体实施方式做详细的说明。参照图1A至图1D，示出根据本发明一个方面的实施例的相关步骤的剖视图。
如图1A所示，提供半导体衬底100，所述半导体的衬底100中形成有阱和有源区；
半导体衬底100可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。
半导体衬底100包括各种隔离结构，例如浅沟槽绝缘。半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。此外，半导体衬底上可以被定义有源区。
作为优选，所述半导体衬底100为Si材料层的厚度为10-100nm，优选为30-50nm。在半导体衬底100上形成有A器件和/或B器件。
接着执行阱注入调阈值注入工艺，其中A器件和B器件的调阈值注入条件可以不同，也可以相同；对A器件和B器件的离子注入条件是一样的。
在所述半导体衬底100中形成有阱，当所述衬底选用N型衬底，具体地，本领域技术人员选用本领域常用的N型衬底即可，接着在所述N型衬底中形成P阱，在本发明的实施例中，首先在所述N型衬底上形成P阱窗口，在所述P阱窗口中进行离子注入，然后执行退火步骤推进以形成P阱。当所述衬底选用P型衬底，具体地，本领域技术人员选用本领域常用的P型衬底即可，接着在所述P型衬底中形成N阱，在本发明的实施例中，首先在所述P型衬底上形成N阱窗口，在所述N阱窗口中进行离子注入，然后执行退火步骤推进以形成N阱。
在本发明一具体实施例中，将所述半导体衬底100划分为NFET区域和PFET区域，该NFET区域具有形成在均匀掺杂的沟道区上的第一栅极101A，PFET区域具有形成在均匀掺杂的沟道区上的第二栅极101B。第一栅极101A包括栅极介电层和位于栅极介电层上的多晶硅栅极102A。第二栅极101B包括栅极介电层和位于栅极介电层上的多晶硅栅极102B。
在本发明的一具体地实施方式中，所述第一栅极101A和第二栅极101B为多晶硅栅极，所述多晶硅栅极结构的形成方法为首先在半导体衬底100上形成栅极介电层，作为优选，所述栅极介电层的材料为二氧化硅，可以采用热氧化的方式形成。
在本发明中优选形成多晶硅栅极，多晶硅层的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
然后进行图案化，以在半导体衬底上形成多晶硅栅极，所述图案化方法为首先形成图案化的光刻胶层，以所述光刻胶层为掩膜蚀刻所述多晶硅层和栅极介电层，最后灰化去除所述光刻胶层，但是所述多晶硅栅极的图案化方法并不局限于上述示例。
在所述半导体衬底100上所述第一栅极101A和第二栅极101B两侧形成偏移侧壁（offset spacer）103A和偏移侧壁103B，偏移侧壁的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，偏移侧壁的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。在第一栅极101A和第二栅极101B两侧形成偏移侧壁的工艺例如化学气相沉积，本实施例中，所述偏移侧壁的厚度可以小到80埃，是通过沉积和刻蚀形成的。
所述偏移侧壁结构可以包括至少一层氧化物层和/或至少一层氮化物层，其用于在后续进行蚀刻或离子注入时保护第一栅极101A和第二栅极101B的偏移侧壁不受损伤。
如图1B所示，在所述第一栅极101A和第二栅极101B的偏移侧壁103A、103B的两侧分别执行LDD离子注入，以形成轻掺杂区域104A、104B，所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOSFET器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；在本发明的一具体实施方式中形成的器件为PMOSFET器件，注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。
在完成所述离子注入后，为了消除高能量的入射离子会与半导体晶格上的原子碰撞、晶格原子发生位移，造成大量的空位，将所述器件在一定的温度下进行退火，以恢复晶体的结构和消除缺陷。退火的温度为200-800℃。
在本发明的一具体实施例中，在半导体衬底100上第一栅极101A和第二栅极101B的偏移侧壁103A、103B的两侧分别执行袋注入工艺（PKT，Pocket implantation），形成口袋区，用于防止短沟道效应。袋注入的元素类型可以为，P型元素氟化硼或硼，N型元素磷或砷。所述袋注入的离子类型根据将要形成的半导体器件的电性决定。
如图1C所示，在半导体衬底100上沉积形成吸热层105，所述吸热层105的形成可以选用选择性的化学气相沉积（CVD）法、非选择性的化学气相沉积（CVD）法物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。在本发明中优选化学气相沉积（CVD）法或者原子层沉积（ALD）法。
示例性地，吸热层105可以为采用应力记忆技术形成的应力记忆层，用应力记忆技术（SMT，Stress Memorization Technique）在半导体衬底100上形成完全覆盖半导体衬底100、第一栅极101A和第二栅极101B和偏移侧壁103A、103B的应力材料层。应力材料层具有的应力的大小与形成应力材料层所采用的沉积工艺的工艺条件有关，在此不做具体限定。需要说明的是，在形成应力材料层之前，可以先形成一薄层氧化物层，以防止后续去除应力材料层时对半导体衬底造成损伤。
接着，采用光刻工艺在吸热层105上形成图案化的光刻胶层106，图案化的光刻胶层106覆盖A器件区域露出B器件区域。光刻胶层106用于保护A器件区域。
如图1D所示，根据图案化的光刻胶层106去除B器件区域中的吸热层以露出第二栅极101B以及位于第二栅极101B两侧的偏移侧壁103B。
既可以采用干蚀刻法也可以采用湿蚀刻法移除B器件区域中的吸热层。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。干法刻蚀包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。
作为一个实例，采用等离子体刻蚀，刻蚀气体可以采用基于氮气的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现多晶硅的干法刻蚀。采用的刻蚀气体为基于氮气的气体，刻蚀气体的流量为：100～200立方厘米/分钟(sccm)；反应室内压力可为30～50mTorr，刻蚀的时间为10～15秒，功率为40～50W，偏置功率为0W。
接着，采用灰化工艺去除图案化的光刻胶层106，以露出A器件区域中的吸热层。
然后，对上述半导体器件结构执行退火工艺，所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行快速升温退火(RTA)工艺，在本发明所述高纯气体优选为氮气或惰性气体，所述快速升温退火工艺步骤的温度为800-1200℃，优选为1000℃，所述热退火步骤时间为1-300s。作为进一步的优选，在本发明中选用的快速热退火，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子书快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等，但并非局限于所举示例。
示例性地，吸热层105为采用应力记忆技术形成的应力记忆层。执行峰值退火（spike anneal）和激光退火（laser anneal）。应力材料层的原子在峰值退火和激光退火过程中重新排列得更加紧密，从而对栅极结构101A施加更大的应力。同时将应力材料层具有的应力转移到半导体衬底中的沟道区。上述应力的转移是通过晶格错位缺陷实现的，该晶格错位缺陷可以显著增强作用于A器件区的沟道区的应力，进一步提升A器件区的性能。对于A器件区而言，对沟道区施加拉应力以提高沟道区的载流子迁移率。在其它实施例中，也可以采用其它退火方式，应能达到类似的效果。
执行退火工艺之后，在A器件区域和B器件区域中形成不同的源/漏扩展区（source/drain extension junction），如图2所示，不同的薄膜堆叠结构在退火中热吸收率是不同的，不同的薄膜堆叠结构的不同热吸收率，将影响不同的薄膜堆叠结构实际的退火温度，从而改变在退火之后不同薄膜堆叠结构中杂质的不同分布，进而在不同薄膜堆叠结构中实现不同的阈值电压。
接着，去除位于在A器件区域中的吸热层105’，以露出第一栅极结构101A。
参照图3，示出了根据本发明一个实施方式制作半导体器件的工艺流程图，用于简要示出整个制造工艺的流程。
在步骤301中，提供半导体衬底，半导体衬底具有形成在其上的被浅沟槽隔离结构隔开的第一区域和第二区域，第一区域为A器件区域，第二区域为B，对所述半导体衬底进行阱注入阈值注入，在第一区域和第二区域中形成栅极结构以及在栅极结构的两侧形成偏移侧壁；
在步骤302中，对所述半导体衬底执行LDD离子注入或袋注入工艺；
在步骤303中，在所述半导体衬底上形成吸热层，在所述吸热层上形成图案化的光刻胶层；
在步骤304中，根据图案化的光刻胶层去除第二区域中的吸热层露出第二栅极结构；
在步骤305中，执行退火工艺；
在步骤306中，去除第一区域中的吸热层。
综上所述，根据本发明的制作方法提出了一种多种阈值电压器件的制备工艺，利用不同薄膜堆叠结构在热退火中的吸热率不同来改变退火后杂质的不同分布，从而实现不同的阈值电压，根据本发明的制作方法，减少了超浅结注入的难度，并且制作工艺简单。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (8)

1.一种制作半导体器件的方法，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
在所述第一区域和第二区域中的所述半导体衬底上形成第一栅极结构和第二栅极结构；
执行注入工艺；
在所述半导体衬底上形成吸热层，所述吸热层覆盖所述第一区域和所述第二区域；
去除所述第二区域中的所述吸热层，以在所述第一区域和所述第二区域中形成热吸收率不同的薄膜堆叠结构；
执行退火工艺，以在所述不同的薄膜堆叠结构中实现不同的阈值电压；
去除所述第一区域中的所述吸热层。
2.如权利要求1所述的方法，其特征在于，所述注入工艺为袋注入或者LDD注入。
3.如权利要求1所述的方法，其特征在于，所述第一区域和所述第二区域的所述注入工艺的条件相同。
4.如权利要求1所述的方法，其特征在于，还包括在形成所述第一栅极结构和所述第二栅极结构之前执行阱离子注入和调阈值注入的步骤。
5.如权利要求4所述的方法，其特征在于，所述第一区域和所述第二区域的所述调阈值注入的条件相同或者不同。
6.如权利要求1所述的方法，其特征在于，采用ALD工艺或者CVD工艺形成所述吸热层。
7.如权利要求1所述的方法，其特征在于，所述吸热层为采用应力记忆技术形成的应力记忆层。
8.如权利要求1所述的方法，其特征在于，所述半导体衬底包括浅沟槽隔离结构。
CN201410045964.8A 2014-02-08 2014-02-08 一种制作半导体器件的方法 Active CN104835786B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410045964.8A CN104835786B (zh) 2014-02-08 2014-02-08 一种制作半导体器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410045964.8A CN104835786B (zh) 2014-02-08 2014-02-08 一种制作半导体器件的方法

Publications (2)

Publication Number Publication Date
CN104835786A CN104835786A (zh) 2015-08-12
CN104835786B true CN104835786B (zh) 2018-07-20

Family

ID=53813574

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410045964.8A Active CN104835786B (zh) 2014-02-08 2014-02-08 一种制作半导体器件的方法

Country Status (1)

Country Link
CN (1) CN104835786B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101388362A (zh) * 2007-09-14 2009-03-18 台湾积体电路制造股份有限公司 半导体装置的制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7678637B2 (en) * 2007-09-21 2010-03-16 Texas Instruments Incorporated CMOS fabrication process
US7858482B2 (en) * 2008-03-31 2010-12-28 Freescale Semiconductor, Inc. Method of forming a semiconductor device using stress memorization
US8835270B2 (en) * 2011-12-08 2014-09-16 Texas Instruments Incorporated Dual NSD implants for reduced Rsd in an NMOS transistor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101388362A (zh) * 2007-09-14 2009-03-18 台湾积体电路制造股份有限公司 半导体装置的制造方法

Also Published As

Publication number Publication date
CN104835786A (zh) 2015-08-12

Similar Documents

Publication Publication Date Title
US8703593B2 (en) Techniques for FinFET doping
US6303450B1 (en) CMOS device structures and method of making same
US6743686B2 (en) Sacrificial polysilicon sidewall process and rapid thermal spike annealing for advance CMOS fabrication
US20060234455A1 (en) Structures and methods for forming a locally strained transistor
US7074684B2 (en) Elevated source drain disposable spacer CMOS
KR101868803B1 (ko) 스트레스 기억 기술(ｓｍｔ)을 이용한 반도체 장치의 제조 방법
US8222100B2 (en) CMOS circuit with low-k spacer and stress liner
US20100184265A1 (en) Methods for fabricating semiconductor devices minimizing under-oxide regrowth
WO2013020255A1 (zh) 半导体器件及其制造方法
JP3821707B2 (ja) 半導体装置の製造方法
US8273633B2 (en) Method of enhancing dopant activation without suffering additional dopant diffusion
US8586440B2 (en) Methods for fabricating integrated circuits using non-oxidizing resist removal
US9331174B2 (en) Method for improving device performance using epitaxially grown silicon carbon (SiC) or silicon-germanium (SiGe)
US8084330B2 (en) Thin body semiconductor devices having improved contact resistance and methods for the fabrication thereof
US9905673B2 (en) Stress memorization and defect suppression techniques for NMOS transistor devices
US7892909B2 (en) Polysilicon gate formation by in-situ doping
US9741853B2 (en) Stress memorization techniques for transistor devices
CN104835786B (zh) 一种制作半导体器件的方法
CN107799472A (zh) 一种半导体器件的制造方法
US20050112830A1 (en) Ultra shallow junction formation
US20040115889A1 (en) Ultra shallow junction formation
US8193064B2 (en) Semiconductor device and method of manufacturing the same
CN105097530A (zh) 一种鳍片场效应晶体管及其制作方法
JP2000349039A (ja) 浅い拡散層を有する半導体装置の製造方法
JPH11330271A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant