JPH06342808A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH06342808A JPH06342808A JP15412993A JP15412993A JPH06342808A JP H06342808 A JPH06342808 A JP H06342808A JP 15412993 A JP15412993 A JP 15412993A JP 15412993 A JP15412993 A JP 15412993A JP H06342808 A JPH06342808 A JP H06342808A
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- film
- insulating film
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- gate electrode
- thin film
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Abstract
(57)【要約】
【目的】 低温プロセスではゲート絶縁膜として良質の
ものが得られず、耐圧確保のためにゲート絶縁膜を厚く
形成するが、このように厚膜に形成すると、イオン注入
エネルギーの出力アップやこれに伴う欠点が生じる。本
発明は、かかる欠点を解消して高品位の薄膜トランジス
タを得ることができる製造方法を提供することを目的と
する。 【構成】 ｐｏｌｙ−Ｓｉ膜２上に形成したゲート絶縁
膜となる絶縁膜３をキャップ膜として用いるとともにゲ
ート電極４をマスクとしてイオン注入し、ゲート電極４
下の両側部分にセルフアラインによりソース・ドレイン
部２ａ，２ｃを形成する工程を含む薄膜トランジスタの
製造方法において、前記のイオン注入の前に上記ソース
・ドレイン部２ａ，２ｃとなる領域上の絶縁膜３を薄膜
化する工程を含む。
ものが得られず、耐圧確保のためにゲート絶縁膜を厚く
形成するが、このように厚膜に形成すると、イオン注入
エネルギーの出力アップやこれに伴う欠点が生じる。本
発明は、かかる欠点を解消して高品位の薄膜トランジス
タを得ることができる製造方法を提供することを目的と
する。 【構成】 ｐｏｌｙ−Ｓｉ膜２上に形成したゲート絶縁
膜となる絶縁膜３をキャップ膜として用いるとともにゲ
ート電極４をマスクとしてイオン注入し、ゲート電極４
下の両側部分にセルフアラインによりソース・ドレイン
部２ａ，２ｃを形成する工程を含む薄膜トランジスタの
製造方法において、前記のイオン注入の前に上記ソース
・ドレイン部２ａ，２ｃとなる領域上の絶縁膜３を薄膜
化する工程を含む。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】図２は、従来の薄膜トランジスタ（以
下、ＴＦＴと略記する）の構造を示す断面図である。こ
のＴＦＴは絶縁性基板１上にソース部２ａ，チャネル部
２ｂ，ドレイン部２ｃが形成された半導体膜２を備える
と共に、その上にゲート絶縁膜３、ゲート電極４、パッ
シベーション膜７、及び電極８、８を有する。
下、ＴＦＴと略記する）の構造を示す断面図である。こ
のＴＦＴは絶縁性基板１上にソース部２ａ，チャネル部
２ｂ，ドレイン部２ｃが形成された半導体膜２を備える
と共に、その上にゲート絶縁膜３、ゲート電極４、パッ
シベーション膜７、及び電極８、８を有する。
【０００３】このような構造を有するＴＦＴにおいて
は、前記ソース部２ａ及びドレイン部２ｃは、前記ゲー
ト電極４をマスクとしたイオン注入工程により形成され
る。そして、このイオン注入においては、ソース部２ａ
及びドレイン部２ｃとなる領域の汚染や膜あれを防止す
るため、或いは注入深さの調整等のために絶縁膜等のキ
ャップ膜を用いて行うようにしている。
は、前記ソース部２ａ及びドレイン部２ｃは、前記ゲー
ト電極４をマスクとしたイオン注入工程により形成され
る。そして、このイオン注入においては、ソース部２ａ
及びドレイン部２ｃとなる領域の汚染や膜あれを防止す
るため、或いは注入深さの調整等のために絶縁膜等のキ
ャップ膜を用いて行うようにしている。
【０００４】従来のＴＦＴの製造方法では、ゲート絶縁
膜３となる絶縁膜をキャップ膜としてそのまま用いてい
る。
膜３となる絶縁膜をキャップ膜としてそのまま用いてい
る。
【０００５】
【発明が解決しようとする課題】ところで、前記の絶縁
膜性基板１として、安価なホウ珪酸ガラス等の低融点ガ
ラスを用いる場合、前記イオン注入後のソース部２ａ及
びドレイン部２ｂの熱活性化処理では、例えば５００℃
以上の高温プロセスを用いることができず、このため、
上記の活性化にはレーザアニール法等が用いられ、又ゲ
ート絶縁膜３の形成はＣＶＤ等の低温プロセスにより形
成されることになる。
膜性基板１として、安価なホウ珪酸ガラス等の低融点ガ
ラスを用いる場合、前記イオン注入後のソース部２ａ及
びドレイン部２ｂの熱活性化処理では、例えば５００℃
以上の高温プロセスを用いることができず、このため、
上記の活性化にはレーザアニール法等が用いられ、又ゲ
ート絶縁膜３の形成はＣＶＤ等の低温プロセスにより形
成されることになる。
【０００６】一般に、低温プロセスで形成された絶縁膜
は、高温プロセスで形成される絶縁膜に比較して耐圧性
が劣るため、ゲート絶縁膜３として求められる耐圧を得
ようとすれば必然的にその膜厚を厚くしなければならな
い。
は、高温プロセスで形成される絶縁膜に比較して耐圧性
が劣るため、ゲート絶縁膜３として求められる耐圧を得
ようとすれば必然的にその膜厚を厚くしなければならな
い。
【０００７】そして、このようにゲート絶縁膜３を厚膜
に形成し、これをキャップ膜として用いる場合には、そ
の膜厚を厚くしただけイオン注入エネルギーを大きくす
る必要がある。イオン注入エネルギーを大きくすること
により、イオンはゲート絶縁膜３を通過してソース部２
ａやドレイン部２ｃとなる領域に打ち込まれることにな
るが、同時にマスクとなるゲート電極４及びゲート絶縁
膜３を突き抜けてチャネル部２ｂとなるべき領域にも至
り、ＴＦＴの特性を劣化させる。
に形成し、これをキャップ膜として用いる場合には、そ
の膜厚を厚くしただけイオン注入エネルギーを大きくす
る必要がある。イオン注入エネルギーを大きくすること
により、イオンはゲート絶縁膜３を通過してソース部２
ａやドレイン部２ｃとなる領域に打ち込まれることにな
るが、同時にマスクとなるゲート電極４及びゲート絶縁
膜３を突き抜けてチャネル部２ｂとなるべき領域にも至
り、ＴＦＴの特性を劣化させる。
【０００８】一方、このような突き抜けを防止するため
に、ゲート電極４を厚膜に形成することが考えられる。
に、ゲート電極４を厚膜に形成することが考えられる。
【０００９】しかし、ゲート電極４として、半導体材料
を用いた場合は、前記ソース部２ａやドレイン部２ｃと
なる領域をレーザー等で活性化するときに、同時にゲー
ト電極４の結晶性回復を図る必要があり、前記活性化す
る条件下では、前記厚膜に形成されたゲート電極４の結
晶性回復を図ることは困難となる。
を用いた場合は、前記ソース部２ａやドレイン部２ｃと
なる領域をレーザー等で活性化するときに、同時にゲー
ト電極４の結晶性回復を図る必要があり、前記活性化す
る条件下では、前記厚膜に形成されたゲート電極４の結
晶性回復を図ることは困難となる。
【００１０】また、ソース部２ａ及びドレイン部２ｃと
なる領域上の絶縁膜を全て除去し、極めて低いエネルギ
ーでイオン注入する方法も考えられるが、これでは、ソ
ース部２ａ及びドレイン部２ｃとなる領域の汚染や注入
時間が長時間化するという問題が生ずる。
なる領域上の絶縁膜を全て除去し、極めて低いエネルギ
ーでイオン注入する方法も考えられるが、これでは、ソ
ース部２ａ及びドレイン部２ｃとなる領域の汚染や注入
時間が長時間化するという問題が生ずる。
【００１１】さらに、ゲート電極４上にレジスト膜を形
成しイオン注入時のマスクとして利用する方法も考えら
れるが、かかる方法では、半導体やイオン注入装置への
汚染が問題となる。
成しイオン注入時のマスクとして利用する方法も考えら
れるが、かかる方法では、半導体やイオン注入装置への
汚染が問題となる。
【００１２】本発明は、上記の事情に鑑み、低温プロセ
スでも高品位の薄膜トランジスタを得ることができる製
造方法を提供することを目的とする。
スでも高品位の薄膜トランジスタを得ることができる製
造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、上記の課題を解決するために、半導体
薄膜上に形成したゲート絶縁膜となる絶縁膜をキャップ
膜として用いるとともにゲート電極をマスクとしてイオ
ン注入し、ゲート電極下の両側部分にセルフアラインに
よりコンタクトドープ層を形成する工程を含む薄膜トラ
ンジスタの製造方法において、前記イオン注入の前に上
記コンタクトドープ層となる領域上の絶縁膜を薄膜化す
る工程を含むことを特徴としている。
タの製造方法は、上記の課題を解決するために、半導体
薄膜上に形成したゲート絶縁膜となる絶縁膜をキャップ
膜として用いるとともにゲート電極をマスクとしてイオ
ン注入し、ゲート電極下の両側部分にセルフアラインに
よりコンタクトドープ層を形成する工程を含む薄膜トラ
ンジスタの製造方法において、前記イオン注入の前に上
記コンタクトドープ層となる領域上の絶縁膜を薄膜化す
る工程を含むことを特徴としている。
【００１４】
【作用】上記の製造方法においては、イオン注入工程の
前にコンタクトドープ層となる領域上の絶縁膜を薄膜化
する工程を含むので、上記絶縁膜を厚く形成したままイ
オン注入することにより生ずる欠点を解消することがで
きる。又、前記絶縁膜の薄膜化の工程により当該絶縁膜
の膜厚を調整することができるから、注入されるイオン
の種類やその注入エネルギー、前記絶縁膜の種類、ゲー
ト電極形成材料やその膜厚等を考慮した最適な厚みに前
記絶縁膜を形成してＴＦＴの高品位化を図ることができ
る。
前にコンタクトドープ層となる領域上の絶縁膜を薄膜化
する工程を含むので、上記絶縁膜を厚く形成したままイ
オン注入することにより生ずる欠点を解消することがで
きる。又、前記絶縁膜の薄膜化の工程により当該絶縁膜
の膜厚を調整することができるから、注入されるイオン
の種類やその注入エネルギー、前記絶縁膜の種類、ゲー
ト電極形成材料やその膜厚等を考慮した最適な厚みに前
記絶縁膜を形成してＴＦＴの高品位化を図ることができ
る。
【００１５】
【実施例】以下、本発明のＴＦＴ製造方法をその実施例
を示す図に基づいて説明する。図１は、本発明に係るＴ
ＦＴの製造方法を工程順に示した断面図である。なお、
説明の便宜上、従来例と同一のものには同一の符号を付
記している。
を示す図に基づいて説明する。図１は、本発明に係るＴ
ＦＴの製造方法を工程順に示した断面図である。なお、
説明の便宜上、従来例と同一のものには同一の符号を付
記している。
【００１６】まず、同図（ａ）に示すように、絶縁性基
板１上に多結晶シリコン（以下、ｐｏｌｙ−Ｓｉと略記
する）膜２をＬＰＣＶＤ、或いはＰＥＣＶＤ法等により
５００〜１０００Å程度の膜厚に形成する。
板１上に多結晶シリコン（以下、ｐｏｌｙ−Ｓｉと略記
する）膜２をＬＰＣＶＤ、或いはＰＥＣＶＤ法等により
５００〜１０００Å程度の膜厚に形成する。
【００１７】次に、同図（ｂ）に示すように、ｐｏｌｙ
−Ｓｉ膜２上に絶縁膜３をＣＶＤ法或いはスパッタ法等
により２００〜６００℃の温度の下で１０００〜２００
０Åの膜厚に形成する。そして、この絶縁膜３上にｐｏ
ｌｙ−Ｓｉ膜或いはアモルファスシリコン膜をＣＶＤ
法、蒸着法或いはスパッタ法等を用いて２００〜５００
℃の温度の下で５００〜２０００Åの膜厚に形成し、フ
ォトリソグラフ工程により余分な部分をエッチング除去
してゲート電極４を形成する。また、ゲート電極４とし
て金属膜を用いてもよいことは勿論である。
−Ｓｉ膜２上に絶縁膜３をＣＶＤ法或いはスパッタ法等
により２００〜６００℃の温度の下で１０００〜２００
０Åの膜厚に形成する。そして、この絶縁膜３上にｐｏ
ｌｙ−Ｓｉ膜或いはアモルファスシリコン膜をＣＶＤ
法、蒸着法或いはスパッタ法等を用いて２００〜５００
℃の温度の下で５００〜２０００Åの膜厚に形成し、フ
ォトリソグラフ工程により余分な部分をエッチング除去
してゲート電極４を形成する。また、ゲート電極４とし
て金属膜を用いてもよいことは勿論である。
【００１８】次に、同図（ｃ）に示すように、ゲート電
極４をマスクとし（或いはゲート電極４及びこの上部に
残されたままのレジスト膜をもマスクとして）、異方性
エッチングにより絶縁膜３の表面を所定厚み除去してこ
れを５００〜１０００Åに薄膜化する。そして、この薄
膜化処理の後に上記ゲート電極４を再びマスクとし、ま
た前記の薄膜化された絶縁膜３をキャップ膜としてソー
ス・ドレイン部２ａ，２ｃ形成のためのイオン注入処理
を行う。このイオン注入処理においては、イオンとして
Ｐ（リン），Ｂ（ホウ素），或いはＡｓ（ヒ素）を用
い、注入エネルギー５０〜１００ｋｅＶ、ドーズ量２×
１０15〜１×１０16ｃｍ-2で行った。なお、イオンとし
てＰ（リン）を注入する場合は、前記絶縁膜３がＰＳＧ
（Ｐｈｏｓｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）とな
り、保護膜として機能する。
極４をマスクとし（或いはゲート電極４及びこの上部に
残されたままのレジスト膜をもマスクとして）、異方性
エッチングにより絶縁膜３の表面を所定厚み除去してこ
れを５００〜１０００Åに薄膜化する。そして、この薄
膜化処理の後に上記ゲート電極４を再びマスクとし、ま
た前記の薄膜化された絶縁膜３をキャップ膜としてソー
ス・ドレイン部２ａ，２ｃ形成のためのイオン注入処理
を行う。このイオン注入処理においては、イオンとして
Ｐ（リン），Ｂ（ホウ素），或いはＡｓ（ヒ素）を用
い、注入エネルギー５０〜１００ｋｅＶ、ドーズ量２×
１０15〜１×１０16ｃｍ-2で行った。なお、イオンとし
てＰ（リン）を注入する場合は、前記絶縁膜３がＰＳＧ
（Ｐｈｏｓｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）とな
り、保護膜として機能する。
【００１９】その後、同図（ｄ）に示すように、エキシ
マレーザー６により、ソース・ドレイン部２ａ，２ｃの
活性化とゲート電極４の結晶性回復のための処理を同時
に行う。上記レーザーの照射は、そのエネルギー密度を
１５０〜３００ｍＪ／ｃｍ2として行った。
マレーザー６により、ソース・ドレイン部２ａ，２ｃの
活性化とゲート電極４の結晶性回復のための処理を同時
に行う。上記レーザーの照射は、そのエネルギー密度を
１５０〜３００ｍＪ／ｃｍ2として行った。
【００２０】以上のイオン注入処理およびレーザー活性
化処理により、コンタクトドープ層であるソース部２
ａ，コンタクト部２ｃが形成される。
化処理により、コンタクトドープ層であるソース部２
ａ，コンタクト部２ｃが形成される。
【００２１】次に、同図（ｅ）に示すように、パッシベ
ーション膜７をＣＶＤ法、或いはスパッタ法により５０
００〜１００００Åの膜厚に形成する。そして、フォト
リソグラフ工程により、ソース・ドレイン部２ａ，２ｃ
上のパッシベーション膜７にコンタクトホールＨを形成
する。
ーション膜７をＣＶＤ法、或いはスパッタ法により５０
００〜１００００Åの膜厚に形成する。そして、フォト
リソグラフ工程により、ソース・ドレイン部２ａ，２ｃ
上のパッシベーション膜７にコンタクトホールＨを形成
する。
【００２２】次に、同図（ｆ）に示すように、Ａｌ等の
金属膜８′を真空蒸着法或いはスパッタ法等により８０
００〜１５０００Åの膜厚に形成し、この金属膜８′を
フォトレジスト工程により、パターニングすることによ
り、同図（ｇ）に示すようにソース・ドレイン電極８，
８を形成する。
金属膜８′を真空蒸着法或いはスパッタ法等により８０
００〜１５０００Åの膜厚に形成し、この金属膜８′を
フォトレジスト工程により、パターニングすることによ
り、同図（ｇ）に示すようにソース・ドレイン電極８，
８を形成する。
【００２３】以上の工程により、ＴＦＴが製造される。
【００２４】上記の製造方法によれば、同図（ｃ）に示
す工程において、ソース・ドレイン部２ａ，２ｃとなる
ｐｏｌｙ−Ｓｉ膜２上の絶縁膜３を薄膜化した後にイオ
ン注入を行うので、絶縁膜３が厚く形成されたままイオ
ン注入することにより生ずる従来欠点を解消することが
できる。
す工程において、ソース・ドレイン部２ａ，２ｃとなる
ｐｏｌｙ−Ｓｉ膜２上の絶縁膜３を薄膜化した後にイオ
ン注入を行うので、絶縁膜３が厚く形成されたままイオ
ン注入することにより生ずる従来欠点を解消することが
できる。
【００２５】即ち、イオン注入エネルギーの高出力化に
よってチャネル部にイオンが打ち込まれることによるチ
ャネル部の特性劣化、絶縁膜３を厚膜化することによる
その結晶性回復の困難化の問題が解消される。勿論、本
発明では、絶縁膜３は薄膜化されるのであってその全て
が除去されるわけではないから、コンタクト部の汚染と
いった問題も生じない。
よってチャネル部にイオンが打ち込まれることによるチ
ャネル部の特性劣化、絶縁膜３を厚膜化することによる
その結晶性回復の困難化の問題が解消される。勿論、本
発明では、絶縁膜３は薄膜化されるのであってその全て
が除去されるわけではないから、コンタクト部の汚染と
いった問題も生じない。
【００２６】又、絶縁膜３の薄膜化工程で絶縁膜の膜厚
を調節することが可能であるから、注入されるイオンの
種類やその注入エネルギー、絶縁膜の種類、ゲート電極
形成材料やその膜厚等を考慮した最適な膜厚の絶縁膜３
を形成してＴＦＴの高品位化を図ることができる。
を調節することが可能であるから、注入されるイオンの
種類やその注入エネルギー、絶縁膜の種類、ゲート電極
形成材料やその膜厚等を考慮した最適な膜厚の絶縁膜３
を形成してＴＦＴの高品位化を図ることができる。
【００２７】なお、絶縁膜３における厚膜のまま残され
る部分をゲート電極４より幾分大きく形成しておくこと
により、ドレイン端に低濃度ドープ層が形成されること
になり、一度のイオン注入でＬＤＤ構造を実現すること
ができる。
る部分をゲート電極４より幾分大きく形成しておくこと
により、ドレイン端に低濃度ドープ層が形成されること
になり、一度のイオン注入でＬＤＤ構造を実現すること
ができる。
【００２８】また、上記実施例では、ゲート絶縁膜がＳ
ｉＯ2からなる単一膜である場合を例示して説明した
が、ＳｉＯ2とＳｉＮ4の２層から成るゲート絶縁膜を用
いる場合にも本発明の製造方法を適用することができ
る。
ｉＯ2からなる単一膜である場合を例示して説明した
が、ＳｉＯ2とＳｉＮ4の２層から成るゲート絶縁膜を用
いる場合にも本発明の製造方法を適用することができ
る。
【００２９】以下、この方法を説明すると、まず、絶縁
性基板１上にｐｏｌｙ−Ｓｉ膜を形成した後、ＳｉＯ2
膜をＣＶＤ法、或いはスパッタ法等により２００〜６０
０℃の温度の下で３００〜１０００Åの膜厚に形成す
る。
性基板１上にｐｏｌｙ−Ｓｉ膜を形成した後、ＳｉＯ2
膜をＣＶＤ法、或いはスパッタ法等により２００〜６０
０℃の温度の下で３００〜１０００Åの膜厚に形成す
る。
【００３０】次に、上記のＳｉＯ2膜上にＳｉＮ膜をＣ
ＶＤ法（ＳｉＨ4＋ＮＨ3混合ガス）、或いはスパッタ法
等により、３００〜６００℃の温度の下で１０００〜１
５００Åの膜厚に形成する。
ＶＤ法（ＳｉＨ4＋ＮＨ3混合ガス）、或いはスパッタ法
等により、３００〜６００℃の温度の下で１０００〜１
５００Åの膜厚に形成する。
【００３１】その後、熱リン酸（１８０℃位）、或いは
ＣＦ4 によるプラズマエッチングにより、コンタクトド
ープ層となる領域上のＳｉＮ膜を除去する。
ＣＦ4 によるプラズマエッチングにより、コンタクトド
ープ層となる領域上のＳｉＮ膜を除去する。
【００３２】以上の方法によっても、コンタクトドープ
層となる領域上の絶縁膜の薄膜化が行える。
層となる領域上の絶縁膜の薄膜化が行える。
【００３３】
【発明の効果】以上のように、本発明によれば、低温プ
ロセスの下で絶縁膜を厚膜に形成する必要がある場合で
も、これに伴う欠点を除去して高品位の薄膜トランジス
タが製造できるという効果を有する。
ロセスの下で絶縁膜を厚膜に形成する必要がある場合で
も、これに伴う欠点を除去して高品位の薄膜トランジス
タが製造できるという効果を有する。
【図１】本発明の薄膜トランジスタの製造方法を工程順
に示す縦断面図である。
に示す縦断面図である。
【図２】従来の薄膜トランジスタの縦断面図である。
１ 絶縁性基板 ２ ｐｏｌｙ−Ｓｉ膜 ３ 絶縁膜（ゲート絶縁膜） ４ ゲート電極
Claims (1)
- 【請求項１】 半導体薄膜上に形成したゲート絶縁膜と
なる絶縁膜をキャップ膜として用いるとともにゲート電
極をマスクとしてイオン注入し、ゲート電極下の両側部
分にセルフアラインによりコンタクトドープ層を形成す
る工程を含む薄膜トランジスタの製造方法において、前
記イオン注入の前に上記コンタクトドープ層となる領域
上の絶縁膜を薄膜化する工程を含むことを特徴とする薄
膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15412993A JPH06342808A (ja) | 1993-05-31 | 1993-05-31 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15412993A JPH06342808A (ja) | 1993-05-31 | 1993-05-31 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342808A true JPH06342808A (ja) | 1994-12-13 |
Family
ID=15577541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15412993A Pending JPH06342808A (ja) | 1993-05-31 | 1993-05-31 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06342808A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001029898A1 (fr) * | 1999-10-21 | 2001-04-26 | Matsushita Electric Industrial Co., Ltd. | Transistor en couches minces, procede de fabrication associe et afficheur lcd a transistor en couches minces |
| JP2001189461A (ja) * | 1999-10-21 | 2001-07-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ及びそれを用いた液晶表示装置 |
| JP2005229096A (ja) * | 2004-02-12 | 2005-08-25 | Samsung Sdi Co Ltd | Ｌｄｄ構造を有する薄膜トランジスタ及びその製造方法 |
-
1993
- 1993-05-31 JP JP15412993A patent/JPH06342808A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001029898A1 (fr) * | 1999-10-21 | 2001-04-26 | Matsushita Electric Industrial Co., Ltd. | Transistor en couches minces, procede de fabrication associe et afficheur lcd a transistor en couches minces |
| JP2001189461A (ja) * | 1999-10-21 | 2001-07-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ及びそれを用いた液晶表示装置 |
| US6974972B1 (en) | 1999-10-21 | 2005-12-13 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor, and liquid crystal display device using the same |
| CN1319177C (zh) * | 1999-10-21 | 2007-05-30 | 松下电器产业株式会社 | 薄膜晶体管、其制造方法以及使用它的液晶装置和衬底 |
| JP2005229096A (ja) * | 2004-02-12 | 2005-08-25 | Samsung Sdi Co Ltd | Ｌｄｄ構造を有する薄膜トランジスタ及びその製造方法 |
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