CN112447764A - 用于显示设备的氢陷阱层及显示设备 - Google Patents

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Abstract

本公开涉及用于显示设备的氢陷阱层及显示设备。本发明描述了具有氢陷阱层的显示面板。该氢陷阱层可结合到多种位置中以吸除或阻挡进入氧化物晶体管的半导体氧化物层中的氢扩散。

Description

用于显示设备的氢陷阱层及显示设备
相关专利申请
本专利申请要求2019年8月27日提交的美国临时专利申请序列号 62/892,299的优先权权益，该临时专利申请的全部公开内容以引用方式并入本文。
技术领域
本文所述的实施方案涉及显示设备，并且更具体地涉及氢陷阱层的结合。
背景技术
显示面板诸如液晶显示器(LCD)和有机发光二极管(OLED)显示面板常见于电子设备诸如蜂窝电话、便携式计算机、电视、可穿戴设备等中。LCD和OLED技术两者均利用薄膜晶体管(TFT)来形成存在于显示面板内的像素电路或栅极驱动器电路(例如，面板内栅极(gate in panel))。
传统TFT技术包括非晶硅(a-Si)TFT和低温多晶硅(LTPS)TFT。 LTPS提供比a-Si更大的电荷载流子迁移率，这可用于扩展至高分辨率显示器。然而，LTPS工艺可包括比a-Si工艺更多数量的掩模步骤。
已提出半导体氧化物TFT作为新版LTPS，它具有比a-Si更高的电荷载流子迁移率以及比LTPS工艺更少的掩模步骤。LTPS TFT可具有诸如与半导体氧化物TFT相比较高的开关速度和驱动电流的属性，而半导体氧化物TFT可具有诸如与LTPS TFT相比较低的泄漏电流和更好的TFT均匀性的属性。
最近，已在称为低温多晶硅和氧化物(LTPO)的混合TFT布置中将 LTPS晶体管与半导体氧化物TFT组合起来。在这种布置中，半导体氧化物晶体管可以是包括开关TFT、驱动TFT、缓冲TFT、解复用器TFT等的任何子像素TFT。
发明内容
描述了包括氢陷阱层的显示器结构和形成方法。在一个实施方案中，显示面板包括与显示面板的边缘相邻的面板内栅极(GIP)区以及含子像素阵列的像素区域。每个子像素包括氧化物晶体管，该氧化物晶体管包括晶体管氢陷阱层，该晶体管氢陷阱层由以氢的负溶解熵为特征的晶体管材料形成。虚设子像素区域位于GIP区与像素区域之间，其中虚设子像素区域包括多个虚设子像素。在一个实施方案中，每个虚设子像素包括虚设氢陷阱层，该虚设氢陷阱层由以氢的负溶解熵为特征的虚设材料形成。在这种实施方案中，虚设子像素或另选的结构可用于阻挡/吸除从显示面板的边缘的氢扩散。附加的其他结构也可用于阻挡/吸除氢扩散，包括中间布线层或顶层(诸如触控单元的触控金属布线层)。
在一个实施方案中，显示面板包括含子像素阵列的像素区域，每个子像素包括含栅极氢陷阱层的氧化物晶体管栅极层。在一个实施方案中，栅极层的栅极宽度对于离像素区域的中心最近的子像素为最小的，并且栅极层的栅极宽度对于离像素区域的外围最近的子像素为最宽的。在这种实施方案中，由于从显示面板的边缘的氢扩散增加，可调制栅极宽度以调节氧化物晶体管特性。
在一个实施方案中，显示面板包括含子像素阵列的像素区域，其中每个子像素包括氧化物晶体管，该氧化物晶体管包括底部栅极层、底部栅极层上的氧化物缓冲层、氧化物缓冲层上的半导体氧化物层、半导体氧化物层上的栅极电介质层以及栅极电介质层上的顶部栅极层。在一个实施方案中，顶部栅极层具有宽于底部栅极层的栅极宽度。在这种构型中，顶部栅极层可充当氢扩散的屏蔽层。
在一个实施方案中，显示面板包括含子像素阵列的像素区域，其中每个子像素包括氧化物晶体管，该氧化物晶体管包括底部栅极层、底部栅极层上的氧化物缓冲层、氧化物缓冲层上的半导体氧化物层、半导体氧化物层上的栅极电介质层以及栅极电介质层上的顶部栅极层。在一个实施方案中，底部栅极层具有宽于顶部栅极层的栅极宽度。在这种构型中，底部栅极层可充当氢扩散的屏蔽层。
根据实施方案的各种结构可结合到混合薄膜晶体管结构中以便保护氧化物晶体管的半导体氧化物层免受氢扩散的影响。此类结构跨显示面板的像素或子像素可为重复的。
附图说明
图1A是根据一个实施方案的顶部栅极氧化物晶体管的示意性横截面侧视图图示，该顶部栅极氧化物晶体管包括具有氢陷阱层的多层栅极层。
图1B是根据一个实施方案的双栅极氧化物晶体管的示意性横截面侧视图图示，该双栅极氧化物晶体管包括具有氢陷阱层的多层栅极层。
图2A是根据一个实施方案的顶部栅极氧化物晶体管的示意性横截面侧视图图示，该顶部栅极氧化物晶体管包括多个栅极氢陷阱层。
图2B是根据一个实施方案的双栅极氧化物晶体管的示意性横截面侧视图图示，该双栅极氧化物晶体管包括顶部栅极层中的多个栅极氢陷阱层。
图3A是根据一个实施方案的顶部栅极氧化物晶体管的示意性横截面侧视图图示，该顶部栅极氧化物晶体管包括上部栅极氢陷阱层。
图3B是根据一个实施方案的双栅极氧化物晶体管的示意性横截面侧视图图示，该双栅极氧化物晶体管包括顶部栅极层中的上部栅极氢陷阱层。
图4A是根据一个实施方案的顶部栅极氧化物晶体管的示意性横截面侧视图图示，该顶部栅极氧化物晶体管包括合金化栅极氢陷阱层。
图4B是根据一个实施方案的双栅极氧化物晶体管的示意性横截面侧视图图示，该双栅极氧化物晶体管包括合金化栅极氢陷阱层。
图5是根据一个实施方案的子像素的示意性横截面侧视图图示，该子像素包括硅晶体管和氧化物晶体管。
图6A是根据一个实施方案的形成具有掺杂源极/漏极结的氧化物晶体管的方法的流程图。
图6B是根据一个实施方案的在源极/漏极等离子体处理之后且在退火之前具有掺杂源极/漏极结的氧化物晶体管的示意性横截面侧视图图示。
图6C是根据一个实施方案的在退火之后具有掺杂源极/漏极结的氧化物晶体管的示意性横截面侧视图图示。
图7是根据一个实施方案的双栅极氧化物晶体管的示意性横截面侧视图图示，该双栅极氧化物晶体管包括保护性顶部栅极层。
图8A是根据一个实施方案的显示面板的示意性顶视图图示。
图8B是根据一个实施方案的具有可变顶部栅极层宽度的双栅极氧化物晶体管的示意性横截面侧视图图示。
图8C是根据一个实施方案的双栅极氧化物晶体管栅极宽度从显示面板的中心到边缘的连续变化的曲线图。
图8D是根据一个实施方案的双栅极氧化物晶体管栅极宽度从显示面板的中心到边缘的不连续变化的曲线图。
图9A是根据一个实施方案的显示面板的示意性顶视图图示。
图9B是根据一个实施方案的包括虚设子像素的显示面板的示意性横截面侧视图图示。
图9C是根据一个实施方案的包括虚设子像素的显示面板的示意性顶视图图示。
图9D是根据一个实施方案的有源子像素的示意性顶视平面图。
图9E至图9G是根据实施方案的虚设子像素的示意性顶视平面图。
图9H是根据一个实施方案的一组相互连接的虚设子像素的示意性顶视平面图图示。
图10A是根据一个实施方案的包括触控层的显示系统的示意性横截面侧视图图示。
图10B是根据一个实施方案的子像素之间的触控金属布线的示意性顶视图图示。
图10C是根据一个实施方案的触控金属布线堆叠的示意性横截面侧视图图示。
具体实施方式
实施方案描述了包括氢陷阱层的显示器结构和形成方法，所述氢陷阱层保护氧化物晶体管的半导体氧化物层免受氢扩散的影响。已观察到，常规氧化物薄膜晶体管(TFT)在LTPO显示技术中会随可靠性测试而劣化。在一个方面，LTPS可适应富氢环境，而氧化物晶体管对环境氢扩散较敏感，环境氢扩散会使它们变得不稳定。据信从相邻含氢层(例如，氮化硅或氧氮化硅封装层)的低温氢扩散可与氧化物TFT的半导体氧化物层中的弱结合氧重新组合，从而在产品生命周期过程中产生巨大的阈值电压 (Vth)漂移，导致显示故障、色移或亮度不均匀。根据实施方案，在子像素或面板级引入氢陷阱层来吸除氢以便控制和管理氢扩散量。在该方面，氢扩散机制由工艺集成设计决定。根据实施方案，将氢陷阱层引入到氧化物晶体管的非沟道区域中以调谐设备特征。
在一些实施方案中，栅极层堆叠包括氢俘获金属(例如，Li、Sc、Y、 La、Ce、Ti、Zr、Hf、V、Nb、Ta)或其合金以提供屏蔽功能，避免氢扩散到氧化物TFT的半导体氧化物沟道中。另外，氢俘获金属或其合金可被包括为源极、漏极或其他层的一部分以提供屏蔽功能。例如，氢俘获金属或其合金可为位于金属栅极层(或源极/漏极层)的顶部或底部上的单独氢陷阱层，或可包括在合金化栅极层(或源极/漏极层)中。因此，栅极层可为单个合金化层或多层叠层。另外，多个氢陷阱层可包括在多层叠层中。
在一些实施方案中，氢陷阱层位于双栅极氧化物晶体管的底部栅极层中，其中底部栅极层宽于顶部栅极层。这样，底部栅极层可阻挡氢从下伏层扩散到双栅极氧化物晶体管的沟道中。此外，这种自对准结构可使得在半导体氧化物层中形成N+,N-结。在这种构型中，N-区在底部栅极层的阴影内，并且N+区是因氢扩散而形成的。在该构型中，N-区可提供与半导体氧化物(例如，铟镓锌氧化物IGZO)沟道的欧姆接触，这可降低电荷注入和晶体管可靠性。
在一些实施方案中，氢陷阱层位于双栅极氧化物晶体管的顶部栅极层中，其中顶部栅极层宽于底部栅极层。这样，顶部栅极层可阻挡氢从上覆层扩散到双栅极氧化物晶体管的沟道中。此外，阶梯结构可集成到晶体管结构中，以使得顶部栅极层的外侧边缘从顶部栅极层的内部部分阶降。这种阶梯结构可提供附加保护以免氢横向扩散到半导体氧化物层沟道区中。底部栅极层可起到双重作用，其除了充当底部栅极层之外，还为阶梯结构提供模板。
在一些实施方案中，氧化物晶体管栅极宽度从显示面板的中心(更短)至边缘(更宽)进行调制。因此，更宽的栅极宽度可对应于更大的氢陷阱层以防止氢扩散。根据构型，栅极宽度调制可对应于沟道长度调制，但可能有多种布置，其中就双栅极晶体管结构而言，栅极宽度的持续增加不会引起沟道长度增加。在一个特定实施方案中，调制顶部栅极层的栅极宽度。另选地，可调制底层或两者的栅极宽度。
在一些实施方案中，虚设氢陷阱层或子像素位于有源子像素周围的显示面板的外围区域中。在一个实施方案中，虚设子像素区域位于面板内栅极(GIP)区域与像素区域之间。这种虚设子像素区域可包括非功能性像素，其中虚设氢陷阱层可结合到多种结构或层中。这样，可将虚设图案设计布置在整个有源区域(像素区域)和边界周围以对向显示面板的有源区域的氢扩散量进行宏观管理，从而实现屏幕前均匀性和性能。
在各种实施方案中，参照附图来进行描述。然而，某些实施方案可在不存在这些具体细节中的一个或多个具体细节或者不与其他已知的方法和构型相结合的情况下被实施。在以下的描述中，示出许多具体细节诸如特定构型、尺寸和工艺等，以提供对实施方案的透彻理解。在其他情况下，未对熟知的半导体工艺和制造技术进行特别详细地描述，以免不必要地模糊实施方案。整个说明书中所提到的“一个实施方案”是指结合实施方案所描述的特定特征、结构、构型或特性被包括在至少一个实施方案中。因此，整个说明书中多处出现短语“在一个实施方案中”不一定是指相同的实施方案。此外，特定特征、结构、构型或特性可以任何适当的方式组合在一个或多个实施方案中。
本文所使用的术语“在…之上”、“在…上方”、“至”、“在…之间”、“跨越”和“在…上”可指一层相对于其他层的相对位置。一层相对于另一层来说为“在…之上”、“在…上方”、“跨越”或“在…上”或者粘结“至”另一层或者与另一层“接触”可为直接与其他层接触或可具有一个或多个居间层。一层在多层“之间”可为直接与该多层接触或可具有一个或多个居间层。
现在参考图1A，提供了根据一个实施方案的顶部栅极氧化物晶体管 100的横截面侧视图图示，该顶部栅极氧化物晶体管包括下部栅极氢陷阱层。图1B是根据一个实施方案的双栅极氧化物晶体管100的示意性横截面侧视图图示，该双栅极氧化物晶体管包括顶部栅极层中的下部栅极氢陷阱层。
如图1A所示，可在含氢层102(诸如SiNx或SiONx或它们的组合) 上形成氧化物缓冲层104，该含氢层可包含高氢(H)含量。然后在氧化物缓冲层104上形成半导体氧化物层106。在一个实施方案中，半导体氧化物层106由诸如铟镓锌氧化物(IGZO)的材料形成，但是这仅仅是例示性的，并且可使用多种其他半导体氧化物材料，诸如但不限于锌锡氧化物(ZTO)和锌铟氧化物(ZIO)。半导体氧化物层140可为非晶形的。在一个实施方案中，使用合适的技术(诸如溅射)形成半导体氧化物层140。
然后可在半导体氧化物层106上方形成栅极电介质层108。例如，栅极电介质层120可为使用合适的沉积技术(诸如CVD)形成的氧化硅SiOx 层。然后可在栅极电介质层108上方形成图案化栅极层110。栅极层110可为单层或包括多层叠层。在图1A所示的实施方案中，栅极层110包括底部金属栅极层112和上部氢陷阱层114。底部金属栅极层112可由良好导电性的金属材料(例如，Mo、Ag、Pl等)形成以便确保低信号噪声和串扰。氢陷阱层114由导电材料和以氢的负溶解熵为特征的材料形成。合适的材料包括Li、Sc、Y、La、Ce、Ti、Zr、Hf、V、Nb和Ta。在一个具体实施方案中，氢陷阱层114由Ti形成。
本文所述的各种氢陷阱层114(包括虚设层)可以以比金属栅极层112 更高的氢溶解度为特征。在最终产品中，在已从周围层发生氢扩散/释气之后，氢陷阱层114(例如，Ti)可包含大于1E21/cm3诸如大于1E22/cm3的氢 (原子)浓度，而相邻金属栅极层112(例如，Mo)具有小于1E21/cm3的氢溶解度/浓度。例如，可通过二次离子质谱(SIMS)分析来确定这种浓度梯度。然后可在栅极层110和任何下伏层上方形成层间电介质(ILD) 120。ILD 120可包括一个或多个电介质层。在一个实施方案中，ILD 120由具有低氢浓度的材料(诸如SiOx)形成，并且是使用合适的沉积技术(诸如CVD)形成的。
然后穿过ILD 120形成源极和漏极触点开口以暴露半导体氧化物层 106，之后在ILD 120上及源极和漏极触点开口内形成金属层以形成源极/漏极触点124(通孔)和布线层122。源极/漏极触点124和布线层122可由相同金属层或多个金属层形成。然后按照显示器制造技术形成附加处理层，该附加处理层包括附加钝化层126，该附加钝化层可为含高氢浓度的材料，诸如SiNx、SiONx等。应当理解，虽然高氢含量钝化层126被示出为直接位于IDL120和布线层122的顶部上，但可存在若干中间层。高氢含量钝化层126可为位于显示面板中的发射层(例如，OLED的有机发射层)上方的顶部钝化层。
现在参考图1B，双栅极氧化物晶体管100结构被示出为具有与图1A 类似的顶部栅极层110。如图所示，可在含氢层102与氧化物缓冲层104之间形成底部栅极层130。根据实施方案的底部栅极层130可具有多种构型并且包括单层或多层。在图1B所示的特定实施方案中，底部栅极层130包括与金属栅极层112类似的金属栅极层132以及与氢陷阱层114类似的顶部氢陷阱层134。
根据图1A至图1B所示的实施方案，氧化物晶体管100可包括半导体氧化物层106、半导体氧化物层106上的栅极电介质层108以及栅极电介质层108上的栅极层110。在所示的实施方案中，栅极层110包括栅极氢陷阱层114和与栅极氢陷阱层114直接接触的金属栅极层112。更具体地讲，金属栅极层112直接位于栅极氢陷阱层114上方。双栅极氧化物晶体管100 结构还可包括半导体氧化物层106下面的底部栅极层130。在图1B所示的实施方案中，底部栅极层130包括直接位于底部金属栅极层132上方的底部栅极氢陷阱层134。
氢陷阱层可以以多种不同方式结合到氧化物晶体管100结构中。图2A 是根据一个实施方案的顶部栅极氧化物晶体管100的示意性横截面侧视图图示，该顶部栅极氧化物晶体管包括多个栅极氢陷阱层。图2B是根据一个实施方案的双栅极氧化物晶体管100的示意性横截面侧视图图示，该双栅极氧化物晶体管包括顶部栅极层中的多个栅极氢陷阱层。如图所示，图2A 至图2B所示的实施方案类似于图1A至图1B所示的那些，但在顶部栅极 110中添加了附加氢陷阱层114。因此，顶部栅极110包括多层叠层，其中金属栅极层112直接位于栅极氢陷阱层114上方，并且第二栅极氢陷阱层 114直接位于金属栅极层112上方。图3A至图3B所示的实施方案中示出了另一种变型，其中氢陷阱层114直接定位在顶部栅极层110中的金属栅极层112上方。
现在参考图4A至图4B，示出了这些实施方案的又一种附加变型，其中顶部栅极层110和底部栅极层130中的一者或两者是包括氢陷阱层114、 134的合金化栅极层。因此，可允许氢俘获材料(例如，Li、Sc、Y、La、 Ce、Ti、Zr、Hf、V、Nb、Ta)与金属栅极层材料(例如，Mo、Ag、Pl、Al等)结合在一起。例如，合金化栅极层110、130可包含Mo-Ti或Al-Ti 合金或含Ti、Ce、Zr、Hf、Nd、Ta等掺杂物的Al合金。
现在参考图5，提供了根据一个实施方案的混合子像素的示意性横截面侧视图图示，该混合子像素包括硅晶体管150和氧化物晶体管100。图5 所示的特定结构包括图1B的双栅极氧化物晶体管100，但这仅仅是示例性的，并且图1A至图4B的任何其他氧化物晶体管布置均可包括在混合子像素结构中。
如图所示，混合像素结构可包括含氢层102(例如，SiNx、SiONx、聚酰亚胺等)、氧化物缓冲层103(例如，SiOx)和硅沟道层156(例如，多晶硅)。在硅沟道层156上方形成栅极电介质层158，之后形成硅晶体管 150栅极层160。栅极层160可由多种导电材料(包括多晶硅、金属材料等)形成，并且可为多层叠层。用于制备栅极层160的相同材料也可用于形成附加导电层，所述附加导电层可包括电容器板层142，该电容器板层可用于形成子像素电路中的电容器140。在一个实施方案中，栅极层160和/ 或电容器板层142可包括氢陷阱层。然后可在栅极层160和任选的电容器板层142上方形成ILD 152。ILD 152可由合适的绝缘材料形成，并且可充当电容器电介质层。合适的材料包括SiOx、Al2O3等。
然后可如此前所述的那样形成底部栅极层130。在一个实施方案中，用于形成底部栅极层130的材料也可用于形成顶部电容器板层170。例如，这可包括金属层172和氢陷阱层174。然后可如此前所述的那样形成氧化物缓冲层104。图5所示的许多层被示出为具有水平顶表面。因此，可任选地在沉积之后使这些层平面化。
可以以与此前相对于图1A至图1B所述的类似的方式制造双栅极氧化物晶体管100的其余部分。另外，用于形成源极/漏极触点124和布线层 122的金属层也可用于形成硅晶体管150的源极/漏极触点154和布线层122 以及电容器140的触点144和布线层122。在一个实施方案中，源极/漏极触点或布线层122中的任一者或两者可包括金属陷阱层。
在形成源极/漏极触点和布线层122之后，可形成附加积层结构，包括布线层176和钝化层126、127(例如，平面化层)，这些钝化层可能是或可能不是氢扩散/释气源。在一个实施方案中，布线层176可包括电容器结构的板。然后制造序列可继续形成阳极180、之后是图案化堤岸层(patterned bank layer)182和间隔部184，随后沉积有机层186和阴极187 (例如，铟锡氧化物等)。然后可形成附加钝化层188、190、192。根据实施方案，钝化层188、190、192中的任何一者可为氢扩散/释气的含氢层。
现在参考图6A至图6C，图6A是根据一个实施方案的形成具有掺杂 源极/漏极结的氧化物晶体管的方法的流程图。图6B示出了在源极/漏极等 离子体处理之后且在退火之前的氧化物晶体管，而图6C示出了退火之后的 氧化物晶体管。为了完备，将参考图5的混合晶体管结构对图6A的处理序 列和图6B至图6C的氧化物晶体管结构进行以下描述。
在操作610处，形成硅晶体管150的硅沟道层156的硅沟道，之后在操作615处形成硅晶体管150顶部栅极层160。现在同时参考图5和图6B 至图6C，在操作620处形成氧化物晶体管100底部栅极130。与图1A至图 4B的结构类似，应当理解，可能并未在图6B至图6C的图示中示出所有层，并且可省略一些层(诸如一些层在图5中示出，而未在图6B至图6C 中示出)。与相对于图1A至图1B所述的工艺类似，在操作630处在底部栅极130上方形成氧化物缓冲层104，并且在操作640处在氧化物缓冲层 104上方形成半导体氧化物层106。在形成栅极电介质层108之后，在操作 650处形成氧化物晶体管100顶部栅极层110。
现在参考图6B，在操作655处执行掺杂工艺等离子体处理以完成半导体氧化物层106的暴露部分的自上而下掺杂。例如，这可为等离子体处理或诸如用Ar或He进行的离子注入。在一个实施方案中，执行氮等离子体处理以形成半导体氧化物层106的暴露部分的N-掺杂。顶部栅极110(或其上的掩模层)可用于掩蔽掺杂浓度。在等离子体处理后，可在操作660处在顶部栅极层110和下伏结构上方形成ILD 120，之后在操作670处形成源极/漏极触点124。简要参考图5，这可任选地包括形成硅晶体管150的源极/漏极触点154以及电容器板层170的触点144。
然后在操作680处形成退火程序。退火程序可具有双重作用。在一个方面，退火可用于晶体管源极/漏极的源极/漏极触点154的触点形成，特别是硅晶体管150的硅沟道层156中的多晶硅源极/漏极的触点形成。另外，退火可驱动氢从氧化物晶体管100的底部含氢层102(例如，SiNx、 SiONx)朝向半导体氧化物层106扩散。在图6C所示的特定构型中，底部栅极层130阻挡氢从半导体氧化物层106的沟道区以及从底部栅极层130 的阴影中的N-掺杂区扩散。因此，氢的自下而上扩散优先掺杂半导体氧化物层106中位于底部栅极层130的阴影外部的区域以形成N+区。然后可在操作690处形成钝化层120，之后是如已经描述的附加处理序列。在一个实施方案中，将向N+区形成源极/漏极触点124。
根据实施方案，可在多种位置中形成氢陷阱层114、134等以阻挡氢朝向半导体氧化物层106沟道区扩散。在图6B至图6C所示的实施方案(以及其他实施方案)中，底部栅极层130具有宽于顶部栅极层110的栅极宽度。在该结构中，底部栅极层130的更宽宽度可屏蔽底部栅极层130的阴影内的沟道区，使之免受从下层的自下而上氢扩散的影响。此外，可定制底部栅极层130(包括氢陷阱层134)的宽度以控制半导体氧化物层106中的N+/N-掺杂结。在图6C所示的实施方案中，下栅极层130的存在可引起半导体氧化物层106中的阶梯高度，使得沟道区在直接位于底部栅极层130 上方的平面区中，并且N+区是沟道区下方的阶梯。N-区可跨越半导体氧化物层106的阶梯部分。
应当理解，也可通过从上/下含氢层的氢扩散和热处理来形成N-/N+ 区。例如，除了等离子体处理之外，还可通过从上覆层(包括但不限于含氢钝化层126、127)的H扩散来形成N-区，同时通过如此前所述的那样从含氢层102的附加扩散来形成N+区。可以以多种序列完成氢掺杂，其中N- /N+区和浓度与顶部栅极层110和底部栅极层130自对准。还可用等离子体处理或从临时含氢层(例如，SiNx或SiONx)的扩散来完成N-氢掺杂。
在一个实施方案中，显示面板包括含子像素阵列的像素区域，其中每个子像素包括氧化物晶体管100，该氧化物晶体管包括底部栅极层130、底部栅极层130上的氧化物缓冲层104、氧化物缓冲层104上的半导体氧化物层106、半导体氧化物层106上的栅极电介质层108以及栅极电介质层108 上的顶部栅极层110。在这种实施方案中，底部栅极层130具有宽于顶部栅极层110的栅极宽度。如图6C所示，半导体氧化物层106中直接位于顶部栅极层110的阴影下面的第一部分对应于氧化物晶体管沟道。半导体氧化物层106中直接位于底部栅极层130的阴影上方并且不包括第一部分的第二部分是N-掺杂的。半导体氧化物层106中位于底部栅极层的阴影外部的第三部分是N+掺杂的。在一个实施方案中，N-掺杂与N+掺杂界面以第三部分中的(更高)氢掺杂物浓度为特征。例如，半导体氧化物层106的第三部分(N+区)可具有高于第二部分(N-区)的氢掺杂物浓度。
与用于阻挡从下部氢扩散源的氢扩散的底部栅极130类似，顶部栅极 110也可用于阻挡从上部氢扩散源的氢扩散，同时任选地还提供横向保护。图7是根据一个实施方案的双栅极氧化物晶体管的示意性横截面侧视图图示，该双栅极氧化物晶体管包括保护性顶部栅极层110。虽然仅示出了单个顶部栅极层110，但应当理解，顶部栅极层110和底部栅极层130均可具有多层并且包括单独氢陷阱层，如此前所述。在所示的实施方案中，氧化物晶体管100包括底部栅极层130、底部栅极层130上的氧化物缓冲层104、氧化物缓冲层104上的半导体氧化物层106、半导体氧化物层106上的栅极电介质层108以及栅极电介质层106上的顶部栅极层110。在这种实施方案中，顶部栅极层110具有比底部栅极层110宽一定差值(ΔW)的栅极宽度 (W)。在一个实施方案中，顶部栅极层110包括以氢的负溶解熵为特征的栅极氢陷阱层。栅极氢陷阱层可为单独层或合金化层，如此前所述。在一个实施方案中，顶部栅极层包括与金属栅极层(例如，112)直接接触的栅极氢陷阱层(例如，114)，其中栅极氢陷阱层以氢的负溶解熵为特征。在图7所示的实施方案中，顶部栅极层110的外侧边缘从顶部栅极层的内部部分阶降。这种布置可提供避免横向氢扩散的一些附加保护，以及通过进一步隔离半导体氧化物层沟道区(其在底部栅极层130的阴影中)来提供进一步保护以免从上层的氢扩散。在一个实施方案中，每一侧上的栅极宽度的差值ΔW/2为1-2μm。
直到此时，已经描述了晶体管栅极结构，其中氢陷阱层可位于各种位置，并且可调节栅极层宽度以阻挡从具体方向的氢扩散。另外已观察到，从显示面板边缘的氢扩散可特别成问题并且不利地影响离显示面板边缘最近的像素。根据一些实施方案，可在显示面板的中心位置与边缘位置之间调制栅极层宽度。图8A是根据一个实施方案的显示面板800的示意性顶视图图示，该显示面板包括中心区域和边缘区域。图8B是根据一个实施方案的具有可变顶部栅极层110宽度的双栅极氧化物晶体管100的示意性横截面侧视图图示。图8B类似于相对于图1B、图2B、图3B、图4B描述和示出的先前双栅极氧化物晶体管结构。根据实施方案，可根据显示面板800 中的晶体管位置来调制顶部栅极层110宽度(W)以阻挡氢扩散。例如，在图8C所示的实施方案中，可从中心到边缘连续地调制栅极层宽度 (W)，其中在显示面板的边缘处具有更大的栅极层110宽度。在图8D所示的实施方案中，调制不必为连续的并且可为逐步的。
在一个实施方案中，显示面板800包括含子像素阵列的像素区域 802，每个子像素包括含栅极氢陷阱层的氧化物晶体管100栅极层110。在这种实施方案中，栅极层110的栅极宽度(W)对于离像素区域的中心最近的子像素为最小的，并且栅极层110的栅极宽度(W)对于离像素区域的外围最近的子像素为最宽的。氧化物晶体管100的多种构型可与这种调制结构一起使用。在一个实施方案中，每个氧化物晶体管100包括半导体氧化物层106、半导体氧化物层106上的栅极电介质层108以及栅极层 110。栅极层110可包括栅极氢陷阱层114和与栅极氢陷阱层114直接接触的金属栅极层112。金属栅极层112可直接位于栅极氢陷阱层114上方(例如，如图1A至图1B所示)或直接位于栅极氢陷阱层114下方(例如，如图3A至图3B所示)。在一个实施方案中，栅极氢陷阱层114以堆叠布置直接位于金属栅极层112下方并直接位于该金属栅极层上方，诸如图2A至图2B所示。在一些实施方案中，氧化物晶体管100包括半导体氧化物层 106下面的底部栅极层130。类似地，底部栅极层130可包括直接位于底部金属栅极层(例如，132)上方的底部栅极氢陷阱层134。根据实施方案，顶部栅极层110。在一个实施方案中，对于离像素区域的中心和外围最近的子像素而言，底部栅极层130具有宽于顶部栅极层110的栅极宽度 (W)。在一个另选的实施方案中，对于离像素区域的中心和外围最近的子像素而言，顶部栅极层110具有宽于底部栅极层130的栅极宽度(W) (例如，图7的氧化物晶体管结构的调制)。另外，虽然已相对于顶部栅极层110栅极宽度的调制示出了以上的描述，但可另选地调制或同时调制底部栅极层130栅极宽度。
在又一个方面，实施方案可包括对显示面板中的氢扩散进行宏观管理的虚设图案设计。在这种布置中，虚设子像素可用作像素区域以及GIP区域的屏蔽层。图9A是根据一个实施方案的显示面板800的示意性顶视图图示，该显示面板包括中心区域和边缘区域。图9B是根据一个实施方案的示意性横截面侧视图图示，其同时跨越图9A的中心区域和边缘区域并且包括虚设子像素。图9C是根据一个实施方案的包括虚设子像素的显示面板800 的边缘区域的示意性顶视图图示。在所示的特定实施方案中，含氢层102 和钝化层188、192带阴影以示出高氢浓度以及从边缘的氢扩散的倾向。具体地参考图9B，所识别的不同区域从中心到边缘是像素区域802、虚设区域710(包括虚设晶体管714)、第一GIP区域720(其可任选地包括有源氧化物晶体管724)、虚设区域710、第二GIP区域720(其可任选地包括有源氧化物晶体管724)、虚设区域710以及坝区域40(包括坝结构 742)。
如图9A至图9C所示，像素区域802可从显示面板800的中心跨越到边缘。包括虚设子像素712的虚设区域710可位于有源像素区域802的边缘边界处。虚设子像素712可为非功能性的，并且可不具有有机发射层 (例如，186)。此外，虚设子像素712可具有与有源子像素702类似的布局和对称性以便不向系统引入应力。因此，虚设子像素712可模拟有源子像素702中的金属布线、栅极和电容以减少负载效应和工艺变化。虚设子像素712可另外包括比有源子像素702更高浓度的氢陷阱层材料。
在一个实施方案中，显示面板800包括与显示面板800的边缘相邻的 GIP区域720(或730)。像素区域802包括子像素阵列702，其中每个子像素包括氧化物晶体管100，该氧化物晶体管包括晶体管氢陷阱层，该晶体管氢陷阱层由以氢的负溶解熵为特征的晶体管材料形成。虚设子像素区域 710位于GIP区域720与像素区域802之间，并且虚设子像素区域710包括多个虚设子像素712，其中每个虚设子像素712包括虚设氢陷阱层，该虚设氢陷阱层由以氢的负溶解熵为特征的虚设材料形成。在一个实施方案中，每个虚设子像素712所包括的虚设氢陷阱层虚设材料的体积大于每个子像素中的氢陷阱层材料的体积。虚设氢陷阱层虚设材料和氢陷阱层材料可为相同材料，诸如Li、Sc、Y、La、Ce、Ti、Zr、Hf、V、Nb和Ta。
在一个实施方案中，虚设子像素712围绕像素区域802的整个外围对称地布置。虚设氢陷阱层可位于每个虚设子像素的多种位置中。示例性位置可包括虚设氧化物晶体管栅极层、虚设电容器层、虚设板和虚设源极/漏极布线层。
现在参考图9D，提供了根据一个实施方案的有源子像素702内的某些层的示意性顶视平面图。图9E至图9G是根据实施方案的虚设子像素内的具体层的示意性顶视平面图以示出虚设氢陷阱层虚设材料的示例性位置。
现在参考图5及图9D的混合晶体管结构，示例性有源子像素702可包括Vdd(电源)线754和V数据(数据)线756。例如，这些可对应于图5 所示的源极/漏极布线层122。附加布线层包括扫描线750、发射控制线 752、其他未示出的线，并且可包括在各种布线层中。还示出了氧化物晶体管栅极层110、130以及源极/漏极布线层122。
现在参考图9E中的虚设子像素712，移除了各种布线层，诸如扫描线 750、发射控制线752等。在此例中保留了包含虚设氢陷阱层的顶部栅极层 110和/或底部栅极层130。任选地，保留了包含虚设氢陷阱层的电容器板层 170。参考图9F中的虚设子像素712，保留了包含虚设氢陷阱层的源极/漏极布线层122。在图9G所示的实施方案中，保留了布线层176并且该布线层包括虚设氢陷阱层。在一个实施方案中，布线层176包括来自电容器结构的板。同样，源极/漏极布线层122也可包括来自电容器结构的板。应当理解，单独地示出了图9E至图9G的实施方案以示出子像素堆叠的不同层中的虚设氢陷阱层的保留。应当理解，这些实施方案可以以任何合适的方式组合并且不是相互排斥的。因此，可以设想到所示的虚设氢陷阱层的任何组合。
虚设区域710内的虚设子像素712可为浮动的或相互连接的。图9H是虚设区域710内相互连接的一组虚设子像素712的图示。图9H所示的虚设子像素712旨在为通用的，并且可为所述的任何虚设子像素712。在示例性无源驱动模式下，虚设子像素712内的虚设氢陷阱层可相互连接至地电位 (V地)。在示例性有源驱动模式下，虚设子像素712内的虚设氢陷阱层可相互连接以控制电压诸如恒定直流电VDC或交流电VAC。在该构型中，所施加的电压可吸引氢离子。
在另一个方面，用于触控的金属布线还可用于氢吸除。图10A是根据一个实施方案的包括触控层的显示系统的示意性横截面侧视图图示。如图所示，显示系统包括有机发射层186下面的显示面板堆叠层1010以及钝化层188-192。触控层1020可位于钝化层188上，而不是单独的触控面板。触控层1020可包括触控金属布线1030，如图10B所示，该触控金属布线在子像素发射区域1040A、1040B、1040C之间交织，但不直接位于各种子像素A、B、C的发射区域上方。应当理解，示出了特定子像素和像素布置，但这是示例性的并且多种子像素和像素布置是可能的。如图10C所示，触控金属布线1030可包括层叠层，该层叠层包括一个或多个氢陷阱层 1034和导电层1032。
在利用实施方案的各个方面时，对本领域技术人员显而易见的是，对于将氢陷阱层集成到显示器结构中而言，以上实施方案的组合或变型是可能的。例如，多个实施方案可与图5的混合晶体管子像素结构结合在一起。在一个实施方案中，混合薄膜晶体管结构包括衬底(例如，包括含氢层102)、
衬底上方的氧化物缓冲层(该氧化物缓冲层103跨越硅晶体管150区和氧化物晶体管130区)、硅晶体管区中的氧化物缓冲层103上方的硅沟道层156(例如，LTPS)、硅晶体管区中的硅沟道层156上方的栅极电介质层158以及硅晶体管区中的栅极电介质层158上方的顶部栅极层160。混合结构的该部分可描述硅晶体管150。
底部栅极层130位于氧化物晶体管区中的氧化物缓冲层103上方。第二氧化物缓冲层104位于氧化物晶体管区中的底部栅极层130上方，其中第二氧化物缓冲层104跨越硅晶体管区和氧化物晶体管区。半导体氧化物层106位于氧化物晶体管区中的第二氧化物缓冲层104上方，其中第二栅极电介质层108位于氧化物晶体管区中的半导体氧化物层106上方，并且第二顶部栅极层110位于氧化物晶体管区中的第二栅极电介质层108上方。混合结构的该部分可描述双栅极氧化物晶体管100。
根据实施方案的顶部栅极层110可包括多层叠层。例如，多层叠层可包括金属栅极层112和栅极氢陷阱层114，该栅极氢陷阱层以氢的负溶解熵为特征。例如，栅极氢陷阱层114可包含氢俘获材料诸如Li、Sc、Y、 La、Ce、Ti、Zr、Hf、V、Nb和Ta，或基本上由该氢俘获材料形成。在所示的构型中，金属栅极层112位于栅极氢陷阱层114上方，但可以设想到其他构型。在一个实施方案中，金属栅极层112包括Mo层，并且栅极氢陷阱层114包括Ti层。在一个实施方案中，氢陷阱层114包括大于1E21/cm3的氢浓度。
可在硅晶体管150的顶部栅极层160上方形成ILD层152，并且该 ILD层同时跨越硅晶体管区和氧化物晶体管区，其中双栅极氧化物晶体管 100的底部栅极层130此时位于氧化物晶体管区中的ILD层152上方。
在一个实施方案中，衬底包括含氢层102，并且含氢平面化层(例如，钝化层126、127)位于第二顶部栅极层110上方并跨越硅晶体管区和氧化物晶体管区。根据实施方案的各种结构可包括氢陷阱层以保护氧化物晶体管100的半导体氧化物层免受从此类层以及其他氢源层的氢扩散的影响。
根据实施方案的混合薄膜晶体管结构可包括硅晶体管150的硅沟道层 156上的第一对源极/漏极触点154以及氧化物晶体管100的半导体氧化物层106上的第二对源极/漏极触点124，其中第一对源极/漏极触点154和第二对源极/漏极触点124均包括以氢的负溶解熵为特征的氢陷阱层。布线层 122可类似地包括氢陷阱层。这种氢陷阱层可由与栅极氢陷阱层114相同的材料(例如，Ti)形成。
在一个实施方案中，双栅极氧化物晶体管100的底部栅极层130具有宽于第二顶部栅极层110的栅极宽度。半导体氧化物层106可包括掺杂的源极/漏极区。例如，源极/漏极区可为n型。例如，n型源极/漏极区可任选地掺杂有H和/或Ar，但实施方案不受如此限制。如图6A至图6B所示，半导体氧化物层106中直接位于第二顶部栅极层110的阴影下面的第一部分可对应于氧化物晶体管沟道，而半导体氧化物层106中直接位于底部栅极层130的阴影上方并且不包括第一部分的第二部分是N-掺杂的，而半导体氧化物层160中位于底部栅极层的阴影外部的第三部分是N+掺杂的。在一个实施方案中，N-掺杂与N+掺杂界面以第三部分中的氢掺杂物浓度为特征。
尽管以特定于结构特征和/或方法行为的语言对实施方案进行了描述，但应当理解，所附权利要求并不一定限于所描述的特定特征或行为。所公开的特定特征和行为相反应当被理解为用于进行例示的权利要求的实施方案。

Claims (21)

1.一种混合薄膜晶体管结构，所述混合薄膜晶体管结构包括：
衬底；
所述衬底上方的氧化物缓冲层，所述氧化物缓冲层跨越硅晶体管区和氧化物晶体管区；
所述硅晶体管区中的所述氧化物缓冲层上方的硅沟道层；
所述硅晶体管区中的所述硅沟道层上方的栅极电介质层
所述硅晶体管区中的所述栅极电介质层上方的顶部栅极层；
所述氧化物晶体管区中的所述氧化物缓冲层上方的底部栅极层；
所述氧化物晶体管区中的所述底部栅极层上方的第二氧化物缓冲层，所述第二氧化物缓冲层跨越所述硅晶体管区和氧化物晶体管区；
所述氧化物晶体管区中的所述第二氧化物缓冲层上方的半导体氧化物层；
所述氧化物晶体管区中的所述半导体氧化物层上方的第二栅极电介质层；以及
所述氧化物晶体管区中的所述第二栅极电介质层上方的第二顶部栅极层。
2.根据权利要求1所述的混合薄膜晶体管结构，其中所述顶部栅极层包括多层叠层。
3.根据权利要求2所述的混合薄膜晶体管结构，其中所述多层叠层包括金属栅极层和栅极氢陷阱层，所述栅极氢陷阱层以氢的负溶解熵为特征。
4.根据权利要求3所述的混合薄膜晶体管结构，其中所述金属栅极层位于所述栅极氢陷阱层上方。
5.根据权利要求4所述的混合薄膜晶体管结构，其中所述栅极氢陷阱层包含氢俘获材料，所述氢俘获材料选自由以下项组成的组：Li、Sc、Y、La、Ce、Ti、Zr、Hf、V、Nb和Ta。
6.根据权利要求5所述的混合薄膜晶体管结构，其中所述氢陷阱层包含大于1E21/cm3的氢浓度。
7.根据权利要求3所述的混合薄膜晶体管结构，所述混合薄膜晶体管结构还包括层间电介质(ILD)层，所述ILD层位于所述顶部栅极层上方，并且跨越所述硅晶体管区和氧化物晶体管区，其中所述底部栅极层位于所述氧化物晶体管区中的所述ILD层上方。
8.根据权利要求3所述的混合薄膜晶体管结构，其中所述衬底包括含氢层。
9.根据权利要求8所述的混合薄膜晶体管结构，所述混合薄膜晶体管结构还包括位于所述第二顶部栅极层上方的含氢平面化层，所述含氢平面化层跨越所述硅晶体管区和氧化物晶体管区。
10.根据权利要求3所述的混合薄膜晶体管结构，所述混合薄膜晶体管结构还包括所述硅沟道层上的第一对源极/漏极触点和所述半导体氧化物层上的第二对源极/漏极触点，其中所述第一对源极/漏极触点和所述第二对源极/漏极触点均包括以氢的负溶解熵为特征的氢陷阱层。
11.根据权利要求10所述的混合薄膜晶体管结构，其中所述氢陷阱层由与所述栅极氢陷阱层相同的材料形成。
12.根据权利要求3所述的混合薄膜晶体管结构，其中所述底部栅极层具有宽于所述第二顶部栅极层的栅极宽度。
13.根据权利要求12所述的混合薄膜晶体管结构，其中所述半导体氧化物层包括n型源极/漏极区。
14.根据权利要求13所述的混合薄膜晶体管结构，其中：
所述半导体氧化物层中直接位于所述第二顶部栅极层的阴影下面的第一部分对应于氧化物晶体管沟道；
所述半导体氧化物层中直接位于所述底部栅极层的阴影上方并且不包括所述第一部分的第二部分是N-掺杂的；并且
所述半导体氧化物层中位于所述底部栅极层的所述阴影外部的第三部分是N+掺杂的。
15.根据权利要求14所述的显示面板，其中N-掺杂与N+掺杂界面以所述第三部分中的氢掺杂物浓度为特征。
16.根据权利要求13所述的混合薄膜晶体管结构，其中所述n型源极/漏极区掺杂有掺杂物，所述掺杂物选自由以下项组成的组：H和Ar。
17.根据权利要求13所述的混合薄膜晶体管结构，所述混合薄膜晶体管结构还包括所述硅沟道层上的第一对源极/漏极触点和所述半导体氧化物层上的第二对源极/漏极触点，其中所述第一对源极/漏极触点和所述第二对源极/漏极触点均包括以氢的负溶解熵为特征的氢陷阱层。
18.根据权利要求17所述的混合薄膜晶体管结构，其中所述氢陷阱层由与所述栅极氢陷阱层相同的材料形成。
19.一种显示面板，包括：
含子像素阵列的像素区域，每个子像素包括氧化物晶体管，所述氧化物晶体管包括：
底部栅极层；
所述底部栅极层上的氧化物缓冲层；
所述氧化物缓冲层上的半导体氧化物层；
所述半导体氧化物层上的栅极电介质层；以及
所述栅极电介质层上的顶部栅极层；
其中所述底部栅极层具有宽于所述顶部栅极层的栅极宽度。
20.根据权利要求19所述的显示面板，其中：
所述半导体氧化物层中直接位于所述顶部栅极层的阴影下面的第一部分对应于所述氧化物晶体管沟道；
所述半导体氧化物层中直接位于所述底部栅极层的阴影上方并且不包括所述第一部分的第二部分是N-掺杂的；并且
所述半导体氧化物层中位于所述底部栅极层的所述阴影外部的第三部分是N+掺杂的。
21.根据权利要求19所述的显示面板，其中N-掺杂与N+掺杂界面以所述第三部分中的氢掺杂物浓度为特征。
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