KR100667090B1 - 박막트랜지스터의 제조방법 및 그를 포함하는 평판표시장치 - Google Patents
박막트랜지스터의 제조방법 및 그를 포함하는 평판표시장치 Download PDFInfo
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Abstract
박막트랜지스터의 제조방법 및 그를 포함하는 평판표시장치에 대한 것이다. 반도체층이 형성된 기판 상에 제 1 게이트 절연막과 제 2 게이트 절연막을 차례로 적층하여 형성하는 단계; 상기 제 2 게이트 절연막 상부에 상기 반도체층과 중첩하는 게이트 전극과 상기 게이트 전극에 전기적으로 연결된 게이트 배선을 형성하는 단계; 상기 게이트 전극 및 상기 게이트 배선 상에 상기 게이트 전극 주변의 상기 반도체층과 중첩된 제 2 게이트 절연막을 노출시키고, 상기 게이트 배선 상에서 상기 게이트 배선의 폭보다 큰 폭을 갖는 마스크를 형성하는 단계; 상기 마스크가 형성된 기판 상에 이온을 주입하여 상기 반도체층 내에 도전 영역들을 형성하고, 상기 마스크 주변에 노출된 상기 제 2 게이트 절연막을 식각하고, 상기 마스크를 제거하는 단계; 및 상기 게이트 전극 및 상기 게이트 배선 상에 층간 절연막을 형성하고, 상기 도전 영역들과 각각 콘택하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법 및 그를 포함하는 평판표시장치를 제공한다.
유기전계발광표시장치, 실리콘 질화막, 투과율, 색좌표
Description
도 1은 종래의 유기전계발광표시장치에 대하여 나타낸 단면도,
도 2a, 3a, 4 및 5는 본 발명의 실시예에 따른 박막트랜지스터의 제조방법을 나타낸 단면도들,
도 2b 및 도 3b는 본 발명의 실시예에 따른 마스크를 나타낸 평면도들,
도 6은 본 발명의 실시예에 따른 유기전계발광표시장치를 나타낸 단면도이다.
*도면의 주요 부분에 대한 도면 부호의 설명 *
20, 110, 111, 210, 211 : 반도체층,
115 : 제 1 게이트 절연막,
117, 117a, 117b, 217, 217a, 217b : 제 2 게이트 절연막,
10a, 10b, 11a, 11b, 12b, 20a, 20b, 21a, 21b, 22: 마스크,
130a, 130b, 130c, 130d, 230a, 230b, 230c, 230d : 소스 전극, 드레인 전극,
45, 140 : 화소 전극, 50, 150 : 발광층,
60, 155 : 대향 전극
본 발명은 박막트랜지스터의 제조방법 및 그를 포함하는 평판표시장치에 관한 것으로서, 보다 상세하게는 식각된 절연막을 구비하는 이중 게이트 절연막을 포함하는 박막트랜지스터의 제조방법 및 그를 포함하는 평판표시장치에 대한 것이다.
최근 들어 정보통신 기술의 급격한 발달로 인해, 이를 위한 표시 매체 산업도 또한 급속히 성장하고 있다. 표시 장치로서 기존의 CRT는 공간, 무게, 소비전력, 해상도 등의 제약으로 이동성이 결여되어 있어 신개념의 정보통신 매체로서 부적합하다. 따라서 기존의 CRT를 대체하는 TFT LCD(thin film transistor liquid crystal display), PDP(plasma display pannel), OLED(organic light emission display)등의 평판 표시 장치(flat pannel display) 산업이 급속히 성장하고 있다.
상기 평판표시장치 중 유기전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 장치의 크기에 상관없이 동화상 표시 매체로서 장점이 있다. 또한, 저온 제작이 가능하고, 기존의 반도체 공정 기술을 바탕으로 제조 공정이 간단하므로 향후 차세대 평판표시장치로 주목받고 있다. 상기 유기전계발광표시장치는 발광되는 방향에 따라 배면발광형과 전면발광형으로 나뉜다.
도 1은 종래의 유기전계발광표시장치에 대하여 나타낸 단면도로써, 배면발광에 대한 예를 나타내었다.
도면을 참조하면, 기판(10) 상에는 유기발광소자(EL) 및 상기 유기발광소자를 구동하기 위한 박막트랜지스터(Tr)가 위치한다. 상기 유기발광소자(EL)는 화소전극(45) 및 대향전극(60)과 그들 사이에 개재된 발광층(50)으로 구성된다. 그리고, 상기 박막트랜지스터(Tr)은 반도체층(20), 게이트전극(25), 소스전극(30a) 및 드레인전극(30b)으로 구성된다. 상기 유기전계발광표시장치가 배면발광일 경우, 상기 발광층(50)에서 발생한 빛(1)은 상기 기판(10)으로 향해 진행한다.
따라서, 상기 빛(1)은 상기 기판(10) 상의 다수개의 적층된 절연막을 지나가게 됨으로써 광효율이 낮아지게 된다. 또한, 상기 박막트랜지스터(Tr)가 이중층의 게이트 절연막, 예를 들어 실리콘 질화막을 포함하는 이중층의 게이트 절연막을 구비하게 되면 상기 실리콘 질화막을 통과한 빛(1)은 색좌표의 변화를 일으키게 되며 또한 시야각에 따른 색좌표변화가 심해지는 문제가 발생한다. 이는 유기전계발광표시장치의 품질을 저하시키게 된다.
본 발명이 이루고자 하는 기술적 과제는, 표시장치의 발광영역 상에 위치하는 실리콘 질화막을 식각함으로써 표시소자의 표시특성을 향상시킬 수 있는 박막트랜지스터의 제조방법과 그를 포함하는 평판표시장치를 제공하는 것에 목적이 있다.
상기 기술적 과제를 이루기 위하여 본 발명은 반도체층이 형성된 기판 상에 제 1 게이트 절연막과 제 2 게이트 절연막을 차례로 적층하여 형성하는 단계; 상기 제 2 게이트 절연막 상부에 상기 반도체층과 중첩하는 게이트 전극과 상기 게이트 전극에 전기적으로 연결된 게이트 배선을 형성하는 단계; 상기 게이트 전극 및 상기 게이트 배선 상에 상기 게이트 전극 주변의 상기 반도체층과 중첩된 제 2 게이트 절연막을 노출시키고, 상기 게이트 배선 상에서 상기 게이트 배선의 폭보다 큰 폭을 갖는 마스크를 형성하는 단계; 상기 마스크가 형성된 기판 상에 이온을 주입하여 상기 반도체층 내에 도전 영역들을 형성하고, 상기 마스크 주변에 노출된 상기 제 2 게이트 절연막을 식각하고, 상기 마스크를 제거하는 단계; 및 상기 게이트 전극 및 상기 게이트 배선 상에 층간 절연막을 형성하고, 상기 도전 영역들과 각각 콘택하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법을 제공한다.
상기 마스크는 상기 게이트 전극 상에서 상기 게이트 전극의 폭보다 큰 폭을 가질 수 있으며, 또한, 상기 마스크는 상기 게이트 전극 상에서 상기 게이트 전극의 폭보다 작은 폭을 가질 수 있다.
또한, 상기 제 1 게이트 절연막은 실리콘산화막을 사용하여 형성할 수 있으며, 나아가서, 상기 제 2 게이트 절연막은 실리콘 질화막을 사용하여 형성할 수 있다.
또한 본원 발명은 기판 상에 형성되어 있는 반도체층 상에 형성된 제 1 게이트 절연막과 제 2 게이트 절연막, 상기 제 2 게이트 절연막 상부에 상기 반도체층과 중첩하는 게이트 전극과 상기 게이트 전극에 전기적으로 연결되어 있는 게이트 배선, 상기 게이트 전극 및 상기 게이트 배선 상에 형성된 층간 절연막, 및 상기 도전 영역들과 각각 콘택하여 형성되어 있는 소스 전극 및 드레인 전극을 포함하 며,
상기 게이트 전극 및 상기 게이트 배선 상에 상기 게이트 전극 주변의 상기 반도체층과 중첩된 제 2 게이트 절연막의 적어도 상부 일부는 노출되어 있는 것을 특징으로 하는 박막트랜지스터를 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a, 3a, 4 및 5는 본 발명의 실시예에 따른 박막트랜지스터의 제조방법을 나타낸 단면도들이다.
도 2a를 참조하면, 화소 영역(B) 및 상기 화소 영역(B)에 인접하는 회로영역(A)을 구비하는 기판(100)을 제공한다.
상기 회로영역(A) 상에 제 1 반도체층(110) 및 상기 화소영역(B) 상에 제 2 반도체층(111)을 형성한다. 여기서 제1반도체층과 제2반도체층은 도전타입은 서로 반대이며 회로영역 및 화소영역에는 제1반도체층 및 제2반도체층이 모두 존재할 수 있다. 상기 반도체층들(110, 111)은 비정질 실리콘막을 패터닝하거나, 결정화된 실리콘막을 패터닝함으로써 형성할 수 있다. 또한, 상기 반도체층들(110, 111)을 형성하기 전에 버퍼층(105)을 형성할 수도 있다.
상기 반도체층들(110, 111)이 형성된 기판(100) 상에 제 1 게이트 절연막(115)과 제 2 게이트 절연막(117)을 차례로 적층한다. 상기 제 1 게이트 절연막(115)은 실리콘산화막을 사용하여 형성할 수 있으며, 나아가서, 상기 제 2 게이트 절연막(117)은 실리콘 질화막을 사용하여 형성하는 것일 수 있다.
따라서, 유전율이 높은 실리콘 질화막으로 인해, 실리콘 산화막의 단일막으로 게이트 절연막을 형성하는 것보다 두께를 얇게 향상시킬 수 있다. 또한, 실리콘 산화막의 계면특성으로 인해, 실리콘 질화막으로 단일막의 게이트 절연막을 형성하는 것보다 반도체층과 게이트 절연막의 계면 특성을 향상시킬 수 있다.
상기 제 2 게이트 절연막(117) 상부에 도전막을 적층하고 패터닝함으로써, 상기 회로 영역(A) 및 상기 화소 영역(B)에 각각 상기 반도체층(110, 111)과 중첩하는 게이트 전극들(120)과 상기 게이트 전극(120)에 전기적으로 연결된 게이트 배선들을 형성한다.
그리고, 상기 게이트 전극(120)들 및 게이트 배선들이 형성된 기판 상에 제 1 마스크(10a, 10b)를 형성한다.
도 2b는 본 발명의 실시예에 따른 마스크를 나타낸 평면도로써, 도 2a의 제 1 마스크를 나타낸 것이다.
도면을 참고하면, 상기 화소 영역(B)에 있어서, 상기 게이트 전극(120) 및 상기 게이트 배선(121) 상에 상기 게이트 전극(120) 주변의 상기 반도체층(111)과 중첩된 제 2 게이트 절연막(117)을 노출시키고, 상기 게이트 배선(121) 상에서 상기 게이트 배선(121)의 폭(t2)보다 큰 폭(t1)을 갖도록 제 1 마스크(10b)를 형성한 다. 이때, 상기 화소 영역(B) 상의 상기 제 1 마스크(10b)는 상기 게이트 전극 (120)상에서 상기 게이트 전극(120)의 폭(t2)보다 작은 폭(t3)을 가질 수 있다. 이는 이후에 진행되는 이온 주입 공정을 용이하게 하기 위함이다.
또한, 상기 회로 영역(A) 상의 상기 제 1 마스크(10a)는 상기 회로 영역(A)의 반도체층(110) 및 게이트 배선(121)의 상부를 모두 덮도록 한다.
다시 도 2a를 참조하면, 상기 화소 영역(B) 상의 상기 제 1 마스크(10b)를 이온 주입 마스크로 이용하여, 상기 제 2 반도체층(111) 내에 이온을 주입한다. 상기 이온은 P 타입의 고농도 불순물일 수 있다. 이로써, 상기 제 2 반도체층(111) 내에 도전 영역(111a) 즉, p형의 소스/드레인 영역들이 형성된다.
그리고, 상기 화소 영역(B) 상의 상기 마스크(10b) 주변에 노출된 상기 제 2 게이트 절연막(117)을 식각한다. 이 경우 빛이 통과하는 화소영역상의 제 2 게이트 절연막이 제거되도록 한다. 상기의 과정과 반대로 상기 제 2 절연막(117)의 식각 후 이온주입 공정을 수행할 수도 있다.
따라서, 상기 제 1 마스크(10a, 10b)로 인해 상기 제 2 게이트 절연막(117)의 식각과정 중 상기 게이트 배선(121)이 손상 받는 것을 방지할 수 있다.
도 3a를 참조하면, 상기 제 2 게이트 절연막(117)의 식각 결과, 상기 화소 영역(B)의 제 2 절연막(117b)은 상기 게이트 전극(120)과 상기 제 2 반도체층(111) 사이의 영역에만 형성된다.
상기 제 1 마스크(도 2a의 10a, 10b)를 제거한 후, 제 2 마스크(11a, 11b)를 형성한다. 상기 제 2 마스크(11a, 11b)를 이온주입 마스크로 사용하여 상기 회로 영역(A) 상의 상기 제 1 반도체층(110) 내에 이온을 주입한다. 상기 이온은 n 타입의 고농도 불순물일 수 있다. 이로써, 상기 제 1 반도체층(110)에는 도전 영역들(110a) 즉, n형의 소스/드레인 영역들이 형성된다.
도 3b는 본 발명의 실시예에 따른 마스크를 나타낸 평면도로써, 도 3a의 제 2 마스크를 나타낸 것이다.
도면을 참조하면, 상기 회로 영역(A)에 있어서, 상기 게이트 전극(120) 및 상기 게이트 배선(121) 상에 상기 게이트 전극(120) 주변의 상기 반도체층(110)과 중첩된 제 2 게이트 절연막(117a)을 노출시키고, 상기 게이트 배선(121) 상에서 상기 게이트 배선(121)의 폭(t2)보다 큰 폭(t1)을 갖도록 제 2 마스크(11a)를 형성한다. 이때, 상기 회로 영역(A)의 상기 제 2 마스크(11a)는 상기 게이트 전극(120) 상에서 상기 게이트 전극(120)의 폭(t2)보다 큰 폭(t1)을 가질 수 있다. 또한, 상기 화소 영역(B) 상의 제 2 마스크(11b)는 2개의 서로 다른 도전 타입의 박막 트랜지스터 중 적어도 P형 박막트랜지스터 영역은 덮도록 한다.
도 4를 참조하면, 상기 제 2 마스크를 제거한 후, 게이트 전극(120)을 이온 주입 마스크로 이용하여, 상기 제 1 반도체층(110) 내에 이온을 주입한다. 상기 이온은 n 타입의 저농도 불순물일 수 있다. 이로써, 상기 회로 영역(A)의 반도체층(110)은 상기 게이트 전극(120)과 중첩된 영역에 채널 영역이 정의되고, 상기 채널 영역과 상기 n형 소스/드레인 영역(110a) 사이에는 저농도 도핑영역(110b)이 형성된다.
도 5를 참조하면, 상기 게이트 전극들(120) 상에 층간 절연막(125)을 형성한 다. 그리고, 상기 층간 절연막(125) 내에 상기 도전 영역들(110b, 111a)을 각각 노출하는 콘택홀을 형성한다. 상기 콘택홀이 형성된 층간 절연막(125) 상에 도전막을 적층 후 패터닝함으로써, 상기 콘택 영역들(110b, 111a)과 각각 콘택하는 소스 전극들(130a, 130c) 및 드레인 전극들(130b, 130d)을 형성하여 박막트랜지스터를 완성한다.
상기 실시예는 P형 박막 트랜지스터인 PMOS 박막트랜지스터에 대하여 설명하였으나 다른 실시예로서 상기의 실시예와 반대의 불순물 도전 타입을 갖는 NMOS 박막 트랜지스터의 소오스/드레인 영역 형성용 도핑 마스크로 제2게이트 절연막을 먼저 제거할 수 있다. 이 때 발광부의 제2게이트 절연막도 동시에 제거한 후 채널층에 저농도 드레인영역(LDD 영역)을 형성하고 순차적으로 P형 불순물을 도핑하기 위한 마스크(mask)를 형성한 후 P+ 불순물을 도핑(doping)하여 PMOS 박막 트랜지스터의 소오스/드레인 영역을 형성한다. 나머지 과정은 앞선 실시예에 준하여 형성할 수 있다.
따라서, 상기의 과정들을 통하여 상기 화소 영역(B) 상에 형성된 실리콘 질화막을 선택적으로 식각할 수 있다. 이는 상기 박막트랜지스터가 평판표시장치에 응용될 경우, 발광영역에 존재하는 실리콘 질화막이 제거됨으로써 표시장치의 색좌표변화를 감소시키고 시야각에 따른 색좌표변화를 개선시킬 수 있게 한다.
예를 들어, 도 6을 참조하면, 상기 박막트랜지스터들이 형성된 기판 상에 제 2 층간 절연막(135)을 형성한다. 상기 제 2 층간 절연막(135)은 유기막 또는 무기막일 수 있으며 그들의 이중층일 수 있다.
상기 제 2 층간 절연막(135) 내에 상기 화소 영역(B)의 소스 전극(130c) 또는 드레인 전극(130d)을 노출하는 비아홀을 형성한다. 상기 비아홀이 형성된 제 2 층간 절연막(135) 상에 도전막을 적층 후 패터닝하여 화소전극(140)을 형성한다. 상기 도전막은 투명도전막일 수 있다.
그리고, 상기 화소전극(140) 상에 발광층(150)을 형성한다.
상기 발광층(150)을 형성하기 전에, 상기 화소전극(140) 상에 상기 화소전극을 일부 노출하는 화소정의막(145)을 형성할 수도 있다. 또한 상기 발광층(150)은 상부 또는 하부에 공통층을 형성할 수 있으며, 나아가서, 상기 공통층은 유기층일 수 있다. 상기 발광층(150)상에 대향전극(155)을 형성함으로써 유기전계발광표시장치를 완성한다.
상기 유기전계발광표시장치가 배면발광일 경우, 발광영역 상에 위치하는 상기 실리콘 질화막이 식각되어 형성됨으로써, 상기 발광층에서 발생한 빛이 상기 실리콘 질화막으로 인해 색좌표가 변화되는 현상을 줄일 수 있고 시야각에 따른 색좌표 변화를 줄일 수 있다. 따라서, 게이트 절연막이 일부분 식각된 박막트랜지스터를 구비함으로써, 표시능력이 개선된 유기전계발광표시장치를 구현할 수 있다.
본 발명에 따른 유기전계발광표시장치는 발광영역에 존재하는 박막트랜지스터의 게이트 절연막을 식각함으로써 발광층에서 발생한 빛의 색좌표변화를 감소시키고 시야각에 따른 색좌표변화를 개선하는 효과가 있다.
또한, 상기 박막트랜지스터의 게이트 절연막의 식각 시 이온주입 마스크를 동시에 사용함으로써, 추가적인 공정을 수행하지 않아도 되고, 상기 이온 주입 마스크를 게이트 전극을 보호하도록 형성한 후 게이트 절연막을 건식 식각함으로써, 플라즈마에 의한 게이트 전극의 차징을 방지하여 박막트랜지스터 소자의 특성을 보호할 수 있는 장점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (8)
- 반도체층이 형성된 기판 상에 제 1 게이트 절연막과 제 2 게이트 절연막을 차례로 적층하여 형성하는 단계;상기 제 2 게이트 절연막 상부에 상기 반도체층과 중첩하는 게이트 전극과 상기 게이트 전극에 전기적으로 연결된 게이트 배선을 형성하는 단계;상기 게이트 전극 및 상기 게이트 배선 상에 상기 게이트 전극 주변의 상기 반도체층과 중첩된 제 2 게이트 절연막을 노출시키고, 상기 게이트 배선 상에서 상기 게이트 배선의 폭보다 큰 폭을 갖는 마스크를 형성하는 단계;상기 마스크가 형성된 기판 상에 이온을 주입하여 상기 반도체층 내에 도전 영역들을 형성하고, 상기 마스크 주변에 노출된 상기 제 2 게이트 절연막을 식각하고, 상기 마스크를 제거하는 단계; 및상기 게이트 전극 및 상기 게이트 배선 상에 층간 절연막을 형성하고, 상기 도전 영역들과 각각 콘택하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 마스크는 상기 게이트 전극 상에서 상기 게이트 전극의 폭보다 큰 폭을 갖는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 마스크는 상기 게이트 전극 상에서 상기 게이트 전극의 폭보다 작은 폭을 갖는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제 1 게이트 절연막은 실리콘산화막을 사용하여 형성하는 것인 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제 2 게이트 절연막은 실리콘 질화막을 사용하여 형성하는 것인 박막 트랜지스터의 제조방법.
- 기판 상에 형성되어 있는 반도체층 상에 형성된 제 1 게이트 절연막과 제 2 게이트 절연막; 및상기 제 2 게이트 절연막 상부에 상기 반도체층과 중첩하는 게이트 전극과 상기 게이트 전극에 전기적으로 연결되어 있는 게이트 배선;상기 게이트 전극 및 상기 게이트 배선 상에 형성된 층간 절연막; 및상기 도전 영역들과 각각 콘택하여 형성되어 있는 소스 전극 및 드레인 전극을 포함하며,상기 게이트 전극 및 상기 게이트 배선 상에 상기 게이트 전극 주변의 상기 반도체층과 중첩된 제 2 게이트 절연막의 적어도 상부 일부는 노출되어 있는 것을 특징으로 하는 박막트랜지스터.
- 제 6 항에 있어서,상기 제 1 게이트 절연막은 실리콘산화막으로 형성되는 것인 박막 트랜지스터.
- 제 6 항에 있어서,상기 제 2 게이트 절연막은 실리콘 질화막으로 형성되는 것인 박막 트랜지스터.
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