KR100419114B1 - 강유전성 반도체 메모리의 제조 방법 - Google Patents
강유전성 반도체 메모리의 제조 방법 Download PDFInfo
- Publication number
- KR100419114B1 KR100419114B1 KR10-2001-0000176A KR20010000176A KR100419114B1 KR 100419114 B1 KR100419114 B1 KR 100419114B1 KR 20010000176 A KR20010000176 A KR 20010000176A KR 100419114 B1 KR100419114 B1 KR 100419114B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- barrier layer
- deposited
- insulating layer
- contact hole
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title description 8
- 230000004888 barrier function Effects 0.000 claims abstract description 72
- 239000003990 capacitor Substances 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims abstract description 26
- 239000001257 hydrogen Substances 0.000 claims abstract description 24
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 24
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 21
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims abstract description 13
- 230000035515 penetration Effects 0.000 claims abstract description 10
- 229910052697 platinum Inorganic materials 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims description 24
- 238000000151 deposition Methods 0.000 claims description 12
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 7
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 5
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 5
- 229910044991 metal oxide Inorganic materials 0.000 claims description 5
- 150000004706 metal oxides Chemical class 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 229910015902 Bi 2 O 3 Inorganic materials 0.000 claims description 3
- 229910001361 White metal Inorganic materials 0.000 claims description 3
- 229910001404 rare earth metal oxide Inorganic materials 0.000 claims description 3
- 239000010969 white metal Substances 0.000 claims description 3
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims 1
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 230000008021 deposition Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical group [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000005496 tempering Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000011230 binding agent Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- -1 platinum metals Chemical class 0.000 description 2
- 238000006722 reduction reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910002651 NO3 Inorganic materials 0.000 description 1
- NHNBFGGVMKEFGY-UHFFFAOYSA-N Nitrate Chemical compound [O-][N+]([O-])=O NHNBFGGVMKEFGY-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910010282 TiON Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- YZYDPPZYDIRSJT-UHFFFAOYSA-K boron phosphate Chemical compound [B+3].[O-]P([O-])([O-])=O YZYDPPZYDIRSJT-UHFFFAOYSA-K 0.000 description 1
- 229910000149 boron phosphate Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001143 conditioned effect Effects 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005621 ferroelectricity Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 229910052762 osmium Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
Abstract
반도체 기판(1)에 스위칭 트랜지스터(2)가 형성되어 있으며, 상기 스위칭 트랜지스터에 절연층(4)이 도포되고, 그 후 백금 전극(7, 9)과 강유전성 또는 상유전성 유전체(8)를 가지는 메모리 커패시터가 상기 절연층에 형성된다. 또 다른 공정 단계에서 수소의 침투로부터 상기 유전체(8)를 보호하기 위해, 상기 절연층(4)에 제 1 배리어층(5)이 매립되고 상기 메모리 커패시터의 완성 후에 제 2 배리어층(10)이 증착되고, 상기 제 2 배리어층이 제 1 배리어층(5)에 연결된다.
Description
본 발명은 청구항 제 1 항에 따른 반도체 소자의 제조 방법에 관한 것이다. 특히 본 발명은 스위칭 트랜지스터와 메모리 커패시터를 포함하고, 상기 메모리 커패시터의 커패시터 판이 백금속을 함유하며, 스위칭 트랜지스터와 메모리 커패시터 사이에 강유전성 또는 상유전성 재료가 유전체로서 삽입되는 비휘발성 메모리 셀의 제조 방법에 관한 것이다.
종래의 마이크로일렉트릭 반도체 메모리 소자(DRAM)는 실제로 선택 트랜지스터 또는 스위칭 트랜지스터와 메모리 커패시터로 이루어지고, 이 때 상기 메모리 커패시터의 경우 2개의 커패시터 판 사이에 유전체가 삽입된다. 유전체로서 일반적으로 대개 산화물이나 질산화물 층들이 이용되고, 상기 층들의 유전 상수는 최대 약 8이다. 상기 메모리 커패시터의 크기를 작게 하기 위해 그리고 비휘발성 메모리의 제조를 위해 유전 상수가 훨씬 더 큰 "새로운 종류의" 커패시터 재료(강유전체 또는 상유전체)가 필요하게 된다. 상기 재료 쌍은 Phys. B1. 55(1999)에 발표된 W. Hoenlein의 "Neue Dielektrika fuer Gbit-Speicherchips"에 언급되어 있다. 집적 밀도가 큰 비휘발성 반도체 메모리 소자에 응용하기 위한 강유전성 커패시터의 제조를 위해 예를 들어 SrBi2(Ta,Nb)2O9(SBT 또는 SBTN), Pb(Zr, Ti)O3(PZT), 또는 Bi4Ti3O12(BTO)와 같은 강유전성 재료가 유전체로서 상기 커패시터 판들 사이에 삽입될 수 있다. 그러나 예를 들어 (Ba, Sr)TiO3(BST)와 같은 상유전성 재료 역시 이용될 수 있다.
그러나 새로운 종류의 유전체, 강유전체 또는 상유전체의 사용은 반도체 프로세싱 기술에 새로운 문제를 야기시킨다. 먼저, 상기 새로운 종류의 재료는 종래의 전극 재료, 즉 다결정 실리콘과 더 이상 결합될 수 없다. 그 때문에, 예를 들어 백금속 또는 그의 도전성 산화물(예를 들어 RuO2)과 같은 비활성 전극 재료가 이용될 수밖에 없다. 그 이유는 상기 강유전체의 증착 후에 이것이 산소 함유 분위기에서 약 550-800℃의 온도로 상황에 따라서는 여러번 템퍼링(tempering) 처리(즉, "컨디셔닝")되어야 하기 때문이다. 그러므로, 상기 전극과 강유전체의 바람직하지 않은 화학 반응을 피하기 위해, 상기 전극은 대개 백금, 또는 다른 백금속(Pd, Ir, Rh, Ru, Os)과 같은 충분히 온도에 안정적인 다른 비활성 재료로 만들어진다.
상기 메모리 커패시터의 집적을 위해, 수소 함유 분위기에서 이루어지는 공정 단계들이 필요하게 된다. 예를 들어 금속층과 트랜지스터의 컨디셔닝을 위해, 95%의 질소(N2)와 5%의 수소(H2)로 이루어지는 포밍 가스에서 템퍼링 처리가 필요하다. 그러나 수소가 프로세싱된 메모리 커패시터 안으로, 즉 유전체 안으로 침투하는 것은 환원 반응에 의한 상기 유전체의 산화 세라믹의 열화의 원인이 된다. 그 외에도, 비활성 금속 산화막 또는 실리콘 질화물 패시베이션 층의 플라즈마 이용 증착(PECVD)은 상기 층에 수소 함유량이 많기 때문에 상기 유전체의 강유전 또는 상유전성 재료의 환원을 야기시킨다.
그러므로 종래 기술에서는 상기 메모리 커패시터에 패시베이션층을 증착하여 상기 문제를 해결하고자 했다. USP 5,523,595에는 예를 들어 스위칭 트랜지스터가 반도체 기판에 형성되고, 제 1 절연층이 상기 스위칭 트랜지스터에 증착되고, 상기 제 1 절연층에 상기 스위칭 트랜지스터와 결합되는 강유전성 메모리 커패시터가 형성되고, 상기 메모리 커패시터 위에 제 2 절연층이 도포되고 그 위에 배리어층이 수소의 침투를 막기 위해 TiON으로 증착되는, 반도체 소자 제조 방법이 공지되어 있다. 지금까지 알려진 상기 배리어층은 상기 메모리 커패시터의 상부 전극을 통한 수소의 침투를 방지하는 효과를 갖는다. 그러나, 상기 제 1 절연층을 통한 수소의 확산 및 유전체 내로 하부 전극의 확산이 계속하여 가능하므로, 상기 메모리 커패시터의 열화의 원인이 된다. 다른 한편으로는, 자유 결합("매달린 결합")이 반도체에서, 특히 전극에 대한 경계면에서 그리고 게이트 산화막에서 수소에 의해 포화되어야 하므로 상기 포밍 가스에 수소가 없어서는 안 된다. 따라서, 이러한 상황에서 상기 메모리 커패시터의 하부 전극을 통한 수소의 확산 및 뒤이은 상기 강유전체의 손상이 배제될 수 없다.
본 발명의 목적은 상기 유전체에 강유전성 또는 상유전성 재료를 사용하는 메모리 커패시터가 수소의 침투에 대해 충분히 보호되는, 반도체 메모리의 제조 방법을 제공하는데 있다.
도 1은 단계 c)의 실시 후 본 발명에 따라 제조된 반도체 소자의 단면도.
도 2a는 단계 d)의 실시 후 본 발명에 따라 제조된 반도체 소자(제 1 실시예)의 단면도.
도 2b는 단계 d)의 실시 후 본 발명에 따라 제조된 반도체 소자(제 2 실시예)의 단면도.
도 3은 단계 e)의 실시 후 본 발명에 따라 제조된 반도체 소자(제 1 실시예)의 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 반도체 기판 2 : 스위칭 트랜지스터
4 : 절연층 5, 10 : 배리어층
7, 9 : 전극 8 : 유전체
상기 목적은 a) 반도체 기판상에 스위칭 트랜지스터가 형성되는 단계,
b) 상기 스위칭 트랜지스터 상에 절연층이 제공되고, 상기 절연층 내로 특히 수소의 침투를 막기 위한 제 1 배리어층이 매립되는 단계,
c) 상기 스위칭 트랜지스터에 연결되며 하부 전극과 상부 전극 및 그 사이에 증착된 금속 산화물 함유 층을 포함하는 메모리 커패시터가 상기 절연층에 도포되는 단계,
d) 상기 메모리 커패시터 외부에서 수직 에칭 단계로 상기 절연층이 정해진 깊이까지 제거됨으로써, 상기 제 1 배리어층이 외부로 노출되는 단계,
e) 특히 수소의 침투를 막기 위한 제 2 배리어층이 상기 메모리 커패시터, 절연층 및 제 1 배리어층에 도포되는 단계를 포함하는, 반도체 소자의 제조 방법을 통해 달성된다.
상기 금속 산화물 함유 층은 강유전성 또는 상유전성 재료인 것이 바람직하다.
바람직하게는 상기 절연층을 제공한 후 절연층 내로 콘택 홀이 상기 스위칭 트랜지스터의 접속 영역까지, 예를 들어 MOS-스위칭 트랜지스터의 드레인-영역까지 에칭되고 전도성 재료로 채워짐으로써, 상기 스위칭 트랜지스터가 상기 메모리 커패시터에 연결되고, 이어서 상기 메모리 커패시터의 하부 전극은 적어도 부분적으로 상기 콘택 홀 위로 도포된다. 이 때 부가적으로, 상기 콘택 홀을 채우기 전에 상기 콘택 홀의 내벽이 특히 수소의 침투를 막기 위한 제 3 배리어층으로 도포된다. 그 때문에 부가적으로는 수소가 상기 전도성 재료로 채워진 콘택 홀("플러그") 안으로 확산되고 상기 콘택 홀의 전도성 재료와 상기 하부 전극을 통해 금속 산화물 함유 층으로 침투하는 것이 방지된다. 즉, 그와 같이 만들어진 메모리 커패시터는 배리어층으로 완전히 캡슐화된다.
상기 단계(d)에서 선택적으로 제 1 절연층이 제 1 배리어층의 깊이까지 제거될 수 있으며, 상황에 따라서는 상기 제 1 배리어층이 에칭 스톱층으로서 이용될 수 있다. 이것에 대한 대안으로서, 상기 단계(d)에서 상기 제 1 절연층이 제 1 배리어층 아래의 깊이까지 제거될 수 있다.
제 1 배리어층이 Si3N4로 이루어지는 것이 바람직하며, 저압의 화학 기상 증착(LPCVD)은 특히 양호한 결과를 가져온다. 상기 제 1 배리어층의 재료로서 ZrO2또는 SiO2/ZrO2역시 선택될 수 있다. 종래 기술에서 공지된 재료인 Al2O3, TiO2, Ta2O5역시 제 1 배리어층을 위한 재료로서 이용될 수 있다.
제 1 절연층에 에칭되는 콘택 홀의 내벽을 커버하는 제 3 배리어층에도 원칙적으로 제 1 배리어층 재료와 같은 재료가 사용될 수 있다. 제 3 배리어층 재료로서 Si3N4가 선택되면, LPCVD에 의한 증착이 바람직하다.
상기 메모리 커패시터에 증착된 제 2 배리어층은 SiOx-SiON-Si3N4-층 결합체로 이루어질 수 있으며, 먼저 바람직하게는 CVD를 이용해 SiOx-층이 성장된 다음, 바람직하게는 CVD에 의해 SiON층이 증착되고 그 후 바람직하게는 LPCVD에 의해 Si3N4층이 도포된다. 이 때 상기 유전체의 강유전성 또는 상유전성 재료를 상기 Si3N4층의 LPCVD 증착 시에 발생하는 비교적 많은 양의 수소로부터 보호하기 위해, 부가적으로 상기 층 결합체 아래 또는 상기 층 결합체의 개별층 사이에 산화 또는 질화 배리어층(X-층)이 증착된다. 상기 층 결합체의 층구성은 예를 들어 X-SiO2-SiON-Si3N4또는 SiO2-X-SiON-Si3N4이다. X-층의 재료로는 예를 들어 Ta2O5, Bi2O3, TiO2, Al2O3, Nb2O5, MgO, V2O5, CeO2, Y2O3, ZrO2, BN, AlN 및 모든 희토류 산화물이 사용될 수 있다. 또한, 상기 실리콘 산화물층의 CVD-증착으로 인한 상기 강유전체 또는 상유전체의 손상을 치유하기 위해, 바람직하게는 SiOx-증착 후에 템퍼링 단계가 이루어진다.
하기에서 본 발명의 실시예들은 도면을 이용해 상술된다. 도면에는 본 발명에 따른 공정의 상이한 단계에서 반도체 소자의 횡단면이 도시된다.
도 1에 도시된 실시예에 따라 도핑에 의해 드레인 영역과 소스 영역이 형성되고, 상기 영역들 사이에 채널이 형성되며, 상기 채널의 도전성이 상기 채널 위에 배열되는 게이트에 의해 제어될 수 있도록 형성되는 방식으로, 먼저 (예를 들어 실리콘으로 이루어지는) 반도체 기판(1)에 MOS-스위칭 트랜지스터(2)가 형성된다. 상기 게이트는 상기 메모리 소자의 워드선(WL)에 의해 형성될 수 있거나 이것에 연결될 수 있다. 상기 소스 영역은 상기 메모리 소자의 비트선에 연결되어 있다. 후속해서, 상기 MOS-스위칭 트랜지스터(2)는 일반적으로 SiO2(TEOS)와 같은 산화물, 또는 BPSG(붕소-인 규산염 유리)로 이루어지는 평탄화 절연층(4)으로 커버된다.
본 발명에 따라 상기 절연층(4)에 제 1 배리어층(5)이 매립된다. 즉, 먼저 상기 절연층(4)의 제 1 부분층이 도포된 다음, 상기 제 1 부분층에 상기 배리어층(5)이 증착되고, 끝으로 상기 배리어층(5)에 상기 절연층(4)의 제 2 부분층이 도포된다. 상기 배리어층에는 수소가 가능한 한 침투할 수 없는 재료가 선택된다. LPCVD를 통해 특히 양호한 품질과 무다공성으로 증착될 수 있는 질화규소, 특히 Si3N4가 특히 적합하다. 그러나 다른 질화물층 또는 H2-배리어로서 작용하는 다른 층이 이용될 수도 있다.
그 다음에, 상기 절연층(4)과 배리어층(5)으로 형성된 층 구조물 내에서 콘택 홀(3)이 상기 MOS-스위칭 트랜지스터(2)의 드레인 영역 위에 수직방향으로 에칭되고 도핑된 다결정 실리콘과 같은 전도성 재료로 채워진다. 그리고 나서, 채워진 콘택 홀(3)에 산화 배리어(6)가 도포된다.
그 다음에, 먼저 백금 또는 다른 백금속 또는 그의 도전성 산화물로 이루어진 하부 전극(7)이 상기 콘택 홀(3) 위에 도포되고 도시된 것처럼 메사(mesa) 형으로 구조화됨으로써, 상기 절연층(4)에 메모리 커패시터가 형성된다. 그러므로 상기 하부 전극(7)은 전도성 다결정 실리콘으로 채워진 콘택 홀(3)을 통해 상기 MOS-스위칭 트랜지스터(2)의 드레인 영역에 전기 접속되어 있다. 그런 경우, 커패시터 유전체를 형성하는 강유전성 또는 상유전성 재료의 유전층(8)이 상기 하부 전극(7)에 증착된다. 상기 층(8)은 구조화된 하부 전극(7)을 사방으로 완전히 커버하고 측방향으로 계단 형태로 상기 하부 전극(7)을 지나 연장된다. 백금 또는 다른 백금속 또는 그의 도전 산화물로 이루어지는 상부 전극(9)이 사방으로 완전히 커버하면서 상기 유전체(8) 상에 증착됨으로써, 상기 구조화된 하부 전극(7) 양측에서 측방향으로 계단 형태로 연장된다.
그러므로 도 1에 도시된 바와 같은 반도체 소자가 완성된다.
그 후, 상기 메모리 커패시터가 수직 방향으로 메사 형태로 구조화된다. 상기 구조화는 도 2a와 도 2b에 도시된 2개의 다른 실시예로 이루어질 수 있다.
제 1 실시예에서(도 2a) 상기 메모리 커패시터 둘레에 수직 방향 메사 구조가 상기 절연층(4) 내로 에칭된다. 상기 수직 에칭 공정은 정확하게 상기 배리어층(5)까지 실시된다. 상황에 따라서는 상기 배리어층(5)이 동시에 에칭 스톱층의 기능을 맡을 수 있다. 상기 수직 에칭 단계의 결과, 에칭된 메사 구조 외부에 있는 상기 배리어층(5)의 상부 표면이 외부에 대해 노출된다. 그런 경우, 형성된 구조에 제 2 배리어층(10)이 도포된다.
제 2 실시예에서(도 2b) 역시 메사 형태인 구조는 수직 에칭 단계를 통해 상기 메모리 커패시터 주위에 형성된다. 그러나 이 경우 수직 에칭 공정은 상기 배리어층(5)을 지나 절연층(4) 내로 실시되므로, 상기 메사 구조 외부에 있는 상기 배리어층(5)이 완전히 제거될 수 있다. 상기 에칭 공정은 상기 배리어층(5) 아래에 일정한 깊이까지 이루어진 다음 중단된다. 그렇게 형성된 구조에 제 2 배리어층(10)이 도포된다. 그러므로 제 2 실시예의 경우 상기 배리어층(5)에서 에칭 스톱이 필요하지 않는다. 그러나 이는 상기 토포로지, 즉 에칭된 메사 구조 높이의 증가를 희생하여 얻어진다.
양 실시예의 경우 제 2 배리어층(10)을 도포함으로써 상기 배리어층의 일정 영역이 제 1 배리어층(5)에 연결된다. 상기 영역은 폐쇄된 트랙 상에서 메사 구조 주위에 연장해 있으며 에칭된 메사 구조의 하부 영역에서 어느정도 외부 윤곽을 형성한다. 제 1 실시예의 경우 제 2 배리어층(10)은 상기 메사 구조 외부에 있는 완전히 형성된 제 1 배리어층(5)상에 완전히 도포된다. 그에 반해 제 2 실시예의 경우에 제 1 배리어층(5)이 수직 에칭된 에지에서 외부에 대해 노출되어 있는 협소한 영역에서 접촉이 이루어진다.
상기 제 2 배리어층(10)은 SiOx로 이루어진 제 1 층, SiON으로 이루어진 제 2 층, 및 Si3N4로 이루어진 제 3 층을 포함하는 층 결합체로 형성된다. 처음 2개의 층이 CVD를 통해 형성되는 한편, Si3N4-층이 LPCVD를 통해 형성될 수 있다. 상기 Si3N4층의 LPCVD-증착 시에 발생하는 상대적으로 많은 양의 수소(H2)로부터 메모리 커패시터의 유전체를 보호하기 위해, 부가적인 산화 또는 질화 배리어층(X-층)이 증착된다. 상기 X-층은 상기 SiO2-층의 증착 전에 제 1 층으로서 도포되거나 상기 층 결합체의 내부에 도포될 수 있다. 그러므로 층 결합체로는 예를 들어 X-SiO2-SiON-SiN 또는 SiO2-X-SiON-SiN의 층 구성이 선택된다. 상기 X-층은 상기 SiON-층의 형성 후에도 도포될 수 있다. 산화 또는 질화 X-배리어층 재료로서 Ta2O5, Bi2O3, TiO2, Al2O3, Nb2O5, MgO, V2O5, CeO2, Y2O3, ZrO2, BN, AlN 및 모든 희토류 산화물과 같이 열에 안정한 비전도성 산화물 또는 질화물 각각이 이용될 수 있다. 상기 실리콘 산화물층의 CVD-증착 후에 템퍼링 단계가 실시되어, 상기 증착의 결과로서 커패시터 유전체의 있을 수도 있는 손상을 치유할 수 있다.
도 3에는 본 발명에 따라 완성된 반도체 소자가 도시되어 있다. 상기 소자는 본 발명의 방법의 제 1 실시예(도 2a)에 따라 제조된 것이며, 또 다른 에칭 단계에서 상기 메사 구조 외부에 위치하는 배리어층(5, 10)이 제거되었다.
그러나 도 3에 도시된 반도체 소자는 또다른 특징면에서 지금까지의 실시예와 다르다. 즉, 도 3의 반도체 소자에서는 상기 콘택 홀(3)에 제 3 배리어층(5A)이 제공되고, 상기 배리어 층(5A)에 의해, 수소가 상기 절연층(4)을 통해 상기 콘택 홀(3)의 전도성 재료 안으로 침투하고 거기서부터 위로 상기 메모리 커패시터 내로 확산되는 것이 방지된다. 상기 제 3 배리어층(5A)은 콘택 홀의 에칭 직후에 제공된다. 바람직하게는 제 3 배리어층(5A)은 제 1 배리어층과 같이 Si3N4로 이루어지고 바람직하게는 LPCVD-방법에 의해 제조된다. 상기 제 3 배리어층(5A)은 상기 콘택 홀(3)의 내벽을 완전히 커버한다. 상기 콘택 홀(3)이 그런 방식으로 제 3 배리어층(5A)에 의해 커버된 후, 상기 콘택 홀(3)은 도핑된 다결정 실리콘과 같은 전도성 재료로 채워진다.
본 발명에 따른 방법에 의해 상기 메모리 커패시터를 상기 배리어층(5, 5A, 10)으로 완전히 캡슐화함으로써, 상기 메모리 커패시터가 형성된 이후 프로세스 단계에서 항상 존재하는 수소가 상기 소자로 침투하여 상기 커패시터 유전체의 강유전성 또는 상유전성 재료에서 손상을 유발하는 것을 방지할 수 있다. 많은 경우에 상기 배리어층(5, 10)을 형성하는 것만으로도 충분하며, 이는 상기 콘택 홀(3) 자체가 수소에 대한 확산로를 매우 협소하게 형성하기 때문이다. 그러나 완전한 캡슐화를 위해, 도시된 것처럼 제 3 배리어층(5A)이 상기 콘택 홀(3)의 내벽에 제공되면, 상기 메모리 커패시터의 캡슐화가 완전하게 된다.
본 발명을 통해 상기 유전체에 강유전성 또는 상유전성 재료를 사용하는 메모리 커패시터가 수소의 침투에 대해 충분히 보호되는, 반도체 메모리의 제조 방법을 제공하는 것이 보증된다.
Claims (14)
- a) 반도체 기판상에 스위칭 트랜지스터가 형성되는 단계,b) 제 1 배리어층이 매립된 절연층을 상기 스위칭 트랜지스터에 제공하는 단계,c) 상기 스위칭 트랜지스터의 소스 또는 드레인 영역까지 상기 절연층 안으로 콘택 홀(contact hole)을 에칭하는 단계,d) 상기 콘택 홀을 전도성 재료로 채우는 단계,e) 하부 전극, 상부 전극 및 상기 하부 전극과 상기 상부 전극 사이에 증착된 금속 산화물 함유층을 포함하는 메모리 커패시터를 형성하여 상기 절연층에 제공하고, 상기 콘택 홀 위에 상기 하부 전극을 제공함으로써 상기 스위칭 트랜지스터를 상기 메모리 커패시터에 연결하는 단계,f) 상기 메모리 커패시터 외부에서 수직 에칭 단계로 상기 절연층을 정해진 깊이까지 제거함으로써, 상기 제 1 배리어층을 외부로 노출시키는 단계,g) 제 2 배리어층을 상기 메모리 커패시터, 절연층 및 제 1 배리어층에 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제 1 항에 있어서, 상기 콘택 홀(3)을 채우기 전에 상기 콘택 홀의 내벽이 특히 수소의 침투를 막기 위한 제 3 배리어층(5A)으로 커버되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 단계 f)에서 상기 절연층(4)이 제 1 배리어층(5)의 깊이까지 제거되고, 경우에 따라서는 제 1 배리어층(5)이 에칭 스톱층으로서 이용되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 단계(f)에서 상기 제 1 절연층이 제 1 배리어층 하부의 깊이까지 제거될 수 있는 것을 특징으로 하는 방법.
- 제 1 항 또는 제 3항 내지 제 5 항 중 어느 한 항에 있어서, 제 1 배리어층(5)이 저압의 화학 기상증착(LPCVD)을 통해 증착되는 Si3N4로 이루어지는 것을 특징으로 하는 방법.
- 제 1 항 또는 제 3 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 제 1 배리어층(5)이 ZrO2로 이루어지거나 순서대로 증착된 SiO2/ZrO2로 이루어지거나 Al2O3, TiO2, Ta2O5중 어느 하나로 이루어지는 것을 특징으로 하는 방법.
- 제 1 항 또는 제 3 항 내지 제 5 항 중 어느 한 항에 있어서, 제 2 배리어층(10)은 순서대로 증착되는 층 재료 SiOx-SiON-Si3N4의 결합체로 형성되는 것을 특징으로 하는 방법.
- 제 1 항 또는 제 3 항 내지 제 5 항 중 어느 한 항에 있어서, 제 2 배리어층(10)은 순서대로 증착되는 층 재료 SiOx-Si3N4의 결합체로 형성되는 것을 특징으로 하는 방법.
- 제 8 항에 있어서, 상기 Si3N4층을 증착하기 전에 산화물 또는 질화물인, Ta2O5, Bi2O3, TiO2, Al2O3, Nb2O5, MgO, V2O5, CeO2, Y2O3, ZrO2, BN, AlN 중 하나 및 모든 희토류 산화물 중 하나로 이루어진 추가 배리어층이 증착되는 것을 특징으로 하는 방법.
- 제 8 항에 있어서, 상기 SiOx-층 및/또는 SiON-층이 CVD-방법을 통해 형성되는 것을 특징으로 하는 방법.
- 제 8 항에 있어서, 상기 Si3N4-층이 LPCVD-방법을 통해 형성되는 것을 특징으로 하는 방법.
- 제 3 항에 있어서, 제 3 배리어층(5A)은 특히 LPCVD-방법을 통해 증착되는 Si3N4로 이루어지는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 단계 e)에서 하부 전극 및/또는 상부 전극이 백금 또는 다른 백금속 또는 그의 산화물로 형성되는 것을 특징으로 하는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10000005.3 | 2000-01-03 | ||
| DE10000005A DE10000005C1 (de) | 2000-01-03 | 2000-01-03 | Verfahren zur Herstellung eines ferroelektrischen Halbleiterspeichers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010070394A KR20010070394A (ko) | 2001-07-25 |
| KR100419114B1 true KR100419114B1 (ko) | 2004-02-18 |
Family
ID=7626673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0000176A KR100419114B1 (ko) | 2000-01-03 | 2001-01-03 | 강유전성 반도체 메모리의 제조 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6559003B2 (ko) |
| EP (1) | EP1113493A1 (ko) |
| JP (1) | JP3654585B2 (ko) |
| KR (1) | KR100419114B1 (ko) |
| CN (1) | CN100409427C (ko) |
| DE (1) | DE10000005C1 (ko) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4025829B2 (ja) * | 2000-09-18 | 2007-12-26 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6730951B2 (en) | 2001-06-25 | 2004-05-04 | Matsushita Electric Industrial Co., Ltd. | Capacitor, semiconductor memory device, and method for manufacturing the same |
| EP1422727A4 (en) * | 2001-08-28 | 2009-01-21 | Tdk Corp | COMPOSITION FOR THIN FILM CAPACITIVE DEVICE, HIGH DIELECTRIC CONSTANT INSULATION LAYER, THIN FILM CAPACITIVE DEVICE, AND THIN FILM MULTILAYER CERAMIC CAPACITOR |
| US6743643B2 (en) * | 2001-11-29 | 2004-06-01 | Symetrix Corporation | Stacked memory cell having diffusion barriers |
| US6781184B2 (en) | 2001-11-29 | 2004-08-24 | Symetrix Corporation | Barrier layers for protecting metal oxides from hydrogen degradation |
| KR20030089076A (ko) * | 2002-05-16 | 2003-11-21 | 주식회사 하이닉스반도체 | 수소배리어막을 구비하는 반도체 소자 및 그 제조 방법 |
| KR20030093011A (ko) * | 2002-06-01 | 2003-12-06 | 주식회사 하이닉스반도체 | 반도체소자의 전극 형성방법 |
| JP2004071932A (ja) * | 2002-08-08 | 2004-03-04 | Toshiba Corp | 半導体装置 |
| KR20040025485A (ko) * | 2002-09-19 | 2004-03-24 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| CN1329927C (zh) * | 2002-10-24 | 2007-08-01 | 精工爱普生株式会社 | 强电介质膜、强电介质存储器 |
| JP3791614B2 (ja) * | 2002-10-24 | 2006-06-28 | セイコーエプソン株式会社 | 強誘電体膜、強誘電体メモリ装置、圧電素子、半導体素子、圧電アクチュエータ、液体噴射ヘッド及びプリンタ |
| EP1420451A3 (en) * | 2002-11-13 | 2007-10-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor non-volatile memory device and method for fabricating the same |
| TWI229935B (en) | 2002-11-13 | 2005-03-21 | Matsushita Electric Ind Co Ltd | Semiconductor device and method for fabricating the same |
| JP4509992B2 (ja) * | 2002-11-13 | 2010-07-21 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP4636834B2 (ja) * | 2002-11-13 | 2011-02-23 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| US6933549B2 (en) * | 2003-02-28 | 2005-08-23 | Infineon Technologies Aktiengesellschaft | Barrier material |
| JP2004311924A (ja) * | 2003-03-26 | 2004-11-04 | Seiko Epson Corp | 強誘電体キャパシタおよびその製造方法、強誘電体メモリ、圧電素子。 |
| JP4459900B2 (ja) | 2003-05-27 | 2010-04-28 | パナソニック株式会社 | 半導体装置の製造方法 |
| US7101785B2 (en) * | 2003-07-22 | 2006-09-05 | Infineon Technologies Ag | Formation of a contact in a device, and the device including the contact |
| US6897510B2 (en) * | 2003-08-25 | 2005-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | MIM capacitor having a high-dielectric-constant interelectrode insulator and a method of fabrication |
| JP2005217189A (ja) * | 2004-01-29 | 2005-08-11 | Matsushita Electric Ind Co Ltd | 容量素子及びその製造方法 |
| KR100605506B1 (ko) * | 2004-02-09 | 2006-07-28 | 삼성전자주식회사 | 엠아이엠 아날로그 캐패시터 및 그 제조방법 |
| JP3851909B2 (ja) | 2004-03-18 | 2006-11-29 | 株式会社東芝 | 強誘電体記憶装置の製造方法 |
| US7265403B2 (en) | 2004-03-30 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP2006005234A (ja) * | 2004-06-18 | 2006-01-05 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP4181135B2 (ja) | 2005-01-28 | 2008-11-12 | 株式会社東芝 | 半導体記憶装置 |
| JP4756915B2 (ja) * | 2005-05-31 | 2011-08-24 | Ｏｋｉセミコンダクタ株式会社 | 強誘電体メモリ装置及びその製造方法 |
| US7816659B2 (en) * | 2005-11-23 | 2010-10-19 | Sandisk 3D Llc | Devices having reversible resistivity-switching metal oxide or nitride layer with added metal |
| US7875871B2 (en) | 2006-03-31 | 2011-01-25 | Sandisk 3D Llc | Heterojunction device comprising a semiconductor and a resistivity-switching oxide or nitride |
| US20070232014A1 (en) * | 2006-04-03 | 2007-10-04 | Honeywell International Inc. | Method of fabricating a planar MIM capacitor |
| JP4579193B2 (ja) * | 2006-06-15 | 2010-11-10 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP4427563B2 (ja) * | 2007-06-12 | 2010-03-10 | 株式会社東芝 | 半導体装置の製造方法 |
| US7824956B2 (en) | 2007-06-29 | 2010-11-02 | Sandisk 3D Llc | Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same |
| US8233308B2 (en) | 2007-06-29 | 2012-07-31 | Sandisk 3D Llc | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same |
| JP5327139B2 (ja) * | 2010-05-31 | 2013-10-30 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| CN107452756B (zh) * | 2017-07-28 | 2020-05-19 | 京东方科技集团股份有限公司 | 薄膜晶体管结构及其制造方法、显示面板、显示装置 |
| US11476261B2 (en) * | 2019-02-27 | 2022-10-18 | Kepler Computing Inc. | High-density low voltage non-volatile memory with unidirectional plate-line and bit-line and pillar capacitor |
| CN111261634A (zh) * | 2020-02-10 | 2020-06-09 | 无锡拍字节科技有限公司 | 一种存储器件的制造设备及其方法 |
| US11659714B1 (en) | 2021-05-07 | 2023-05-23 | Kepler Computing Inc. | Ferroelectric device film stacks with texturing layer, and method of forming such |
| US11527277B1 (en) | 2021-06-04 | 2022-12-13 | Kepler Computing Inc. | High-density low voltage ferroelectric memory bit-cell |
| US20230395134A1 (en) | 2022-06-03 | 2023-12-07 | Kepler Computing Inc. | Write disturb mitigation for non-linear polar material based multi-capacitor bit-cell |
| US11765908B1 (en) | 2023-02-10 | 2023-09-19 | Kepler Computing Inc. | Memory device fabrication through wafer bonding |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0629002A1 (en) * | 1993-06-07 | 1994-12-14 | Motorola Inc. | Semiconductor device and ferroelectric capacitor |
| EP0951058A2 (en) * | 1998-04-17 | 1999-10-20 | Symetrix Corporation | Method of fabricating ferroelectric integrated circuit using dry and wet etching |
| EP0951522A1 (en) * | 1997-01-10 | 1999-10-27 | Chevron Chemical Company LLC | Method of removing reactive metal from a metal-coated reactor system |
| KR20010058493A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 기저 층간절연막으로서 수소확산 방지를 위한티타늄산화막을 구비하는 강유전체 메모리 소자 및 그제조 방법 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5046043A (en) * | 1987-10-08 | 1991-09-03 | National Semiconductor Corporation | Ferroelectric capacitor and memory cell including barrier and isolation layers |
| JP3131982B2 (ja) | 1990-08-21 | 2001-02-05 | セイコーエプソン株式会社 | 半導体装置、半導体メモリ及び半導体装置の製造方法 |
| DE69433244T2 (de) * | 1993-08-05 | 2004-07-29 | Matsushita Electric Industrial Co., Ltd., Kadoma | Herstellungsverfahren für Halbleiterbauelement mit Kondensator von hoher dielektrischer Konstante |
| US5566045A (en) * | 1994-08-01 | 1996-10-15 | Texas Instruments, Inc. | High-dielectric-constant material electrodes comprising thin platinum layers |
| US5504041A (en) * | 1994-08-01 | 1996-04-02 | Texas Instruments Incorporated | Conductive exotic-nitride barrier layer for high-dielectric-constant materials |
| JPH08316430A (ja) * | 1995-05-15 | 1996-11-29 | Mitsubishi Electric Corp | 半導体メモリとその製造方法、スタックドキャパシタ |
| DE19640246A1 (de) * | 1996-09-30 | 1998-04-02 | Siemens Ag | Halbleiteranordnung mit geschützter Barriere für eine Stapelzelle |
| JP3090198B2 (ja) * | 1997-08-21 | 2000-09-18 | 日本電気株式会社 | 半導体装置の構造およびその製造方法 |
| JP3319994B2 (ja) * | 1997-09-29 | 2002-09-03 | シャープ株式会社 | 半導体記憶素子 |
| JP3542704B2 (ja) * | 1997-10-24 | 2004-07-14 | シャープ株式会社 | 半導体メモリ素子 |
| JP3098474B2 (ja) * | 1997-10-31 | 2000-10-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3212930B2 (ja) * | 1997-11-26 | 2001-09-25 | 日本電気株式会社 | 容量及びその製造方法 |
| US6313539B1 (en) * | 1997-12-24 | 2001-11-06 | Sharp Kabushiki Kaisha | Semiconductor memory device and production method of the same |
| US6107136A (en) * | 1998-08-17 | 2000-08-22 | Motorola Inc. | Method for forming a capacitor structure |
-
2000
- 2000-01-03 DE DE10000005A patent/DE10000005C1/de not_active Expired - Fee Related
- 2000-12-27 EP EP00128568A patent/EP1113493A1/de not_active Withdrawn
- 2000-12-27 JP JP2000399178A patent/JP3654585B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-03 CN CNB011013540A patent/CN100409427C/zh not_active Expired - Fee Related
- 2001-01-03 US US09/753,587 patent/US6559003B2/en not_active Expired - Fee Related
- 2001-01-03 KR KR10-2001-0000176A patent/KR100419114B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0629002A1 (en) * | 1993-06-07 | 1994-12-14 | Motorola Inc. | Semiconductor device and ferroelectric capacitor |
| EP0951522A1 (en) * | 1997-01-10 | 1999-10-27 | Chevron Chemical Company LLC | Method of removing reactive metal from a metal-coated reactor system |
| EP0951058A2 (en) * | 1998-04-17 | 1999-10-20 | Symetrix Corporation | Method of fabricating ferroelectric integrated circuit using dry and wet etching |
| KR20010058493A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 기저 층간절연막으로서 수소확산 방지를 위한티타늄산화막을 구비하는 강유전체 메모리 소자 및 그제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010015430A1 (en) | 2001-08-23 |
| DE10000005C1 (de) | 2001-09-13 |
| JP3654585B2 (ja) | 2005-06-02 |
| CN100409427C (zh) | 2008-08-06 |
| CN1303128A (zh) | 2001-07-11 |
| EP1113493A1 (de) | 2001-07-04 |
| JP2001237393A (ja) | 2001-08-31 |
| KR20010070394A (ko) | 2001-07-25 |
| US6559003B2 (en) | 2003-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100419114B1 (ko) | 강유전성 반도체 메모리의 제조 방법 | |
| US7682924B2 (en) | Methods of forming a plurality of capacitors | |
| US6642100B2 (en) | Semiconductor device with capacitor structure having hydrogen barrier layer and method for the manufacture thereof | |
| WO2003049147A2 (en) | Integrated circuits including metal oxide and hydrogen barrier layers and their method of fabrication | |
| JP5168273B2 (ja) | 半導体装置とその製造方法 | |
| US6136659A (en) | Production process for a capacitor electrode formed of a platinum metal | |
| KR100453793B1 (ko) | 마이크로일렉트로닉 부품의 제조 방법 및마이크로일렉트로닉 부품 | |
| KR100405146B1 (ko) | 구조화된 금속 산화물 함유 층의 제조 방법 | |
| US6642144B2 (en) | Method of forming memory device having capacitor including layer of high dielectric constant | |
| CN1954430B (zh) | 半导体装置及其制造方法 | |
| KR100432986B1 (ko) | 층 내 특정 장소에 개구를 형성하는 방법 | |
| US6958501B2 (en) | Contact-making structure for a ferroelectric storage capacitor and method for fabricating the structure | |
| EP1094507A2 (en) | Barrier layers for ferroelectric memory devices | |
| KR100550644B1 (ko) | 반도체장치의 캐패시터 제조방법 | |
| KR100443362B1 (ko) | 2단계 열처리를 적용한 반도체 소자의 캐패시터 제조방법 | |
| KR100722997B1 (ko) | 반도체 장치의 캐패시터 제조 방법 | |
| KR100476380B1 (ko) | 반도체 장치의 실린더형 캐패시터 제조방법 | |
| KR100582352B1 (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR100448242B1 (ko) | 반도체 소자의 캐패시터 상부전극 제조방법 | |
| KR20010057385A (ko) | 캐패시터 및 그의 제조 방법 | |
| KR100640781B1 (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR20070052808A (ko) | 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법 | |
| KR20070054895A (ko) | 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법 | |
| KR20040003967A (ko) | 반도체장치의 캐패시터 제조방법 | |
| KR19990006063A (ko) | 반도체 소자의 캐패시터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090205 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |