JP2001068639A - 半導体デバイス及びその製造方法 - Google Patents

半導体デバイス及びその製造方法

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JP2001068639A
JP2001068639A JP2000195180A JP2000195180A JP2001068639A JP 2001068639 A JP2001068639 A JP 2001068639A JP 2000195180 A JP2000195180 A JP 2000195180A JP 2000195180 A JP2000195180 A JP 2000195180A JP 2001068639 A JP2001068639 A JP 2001068639A
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semiconductor device
barrier layer
hydrogen
capacitor structure
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Yuseki Ryo
佑 碩 梁
Seung Jin Yeom
勝 振 廉
Yong Sik Yu
龍 植 劉
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Hyundai Electronics Industries Co Ltd
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Abstract

(57)【要約】 （修正有） 【課題】 メモリセルに使用する強誘電体キャパシタ薄
膜が製造工程中に発生する水素ガスにより損傷すること
を防止するデバイス及びその製造方法を提供する。 【解決手段】 素子分離領域、拡散領域、ゲート構造を
含む能動基板２１０に誘電体層を含むキャパシタ構造体
２５０を形成し、第１絶縁層２２６で覆って平坦化し、
パターニング開口してビットライン２３４、金属相互接
続２３６を充填し、その上を第１バリア層２３８で披覆
する。更にその上に相互金属誘電体層２４０を形成し、
その上にアルミニウム層２４２及び第２バリアー層２４
４、パツシベーション層２４６を形成する。相互金属誘
電体層２４０形成環境に存在する水素及びパツシベーシ
ョン工程で発生する水素は第１、第２のバリア層２３８
及び２４４によりキャパシタ構造２５０から隔絶され
る。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は半導体デバイスに関
し、特にメモリセルに使用するキャパシタ構造体を有す
る半導体デバイス及びその製造方法に関する。
【０００２】
【従来の技術】一般に、トランジスタ及びキャパシタに
より構成されたメモリセルを有するDRAM（dynamic ran
dom access memory）は、微細化（micronization）を
介して主に小型化されることによってさらに高集積度を
有することとなった。しかし、依然としてメモリセルの
面積の小型化の要求がある。
【０００３】このような要求を満足させるために、キャ
パシタに使用することのできるセル面積を減らすため
に、メモリデバイスに三次元的に配列されるトレンチ型
またはスタック型のような種々の方法が提案されてき
た。しかしながら、三次元的に配列されたキャパシタの
製造工程は、長くて退屈であるだけでなく、結果的に高
生産費用を伴う。したがって、複雑な製造ステップを必
要せず、必要量の情報を確保しながらセル面積を減らす
ことのできる新しいメモリデバイスに対する強い要求が
生じることとなる。
【０００４】上記の要求を満足させるための試みとし
て、BST（barium strontium titanate）のような強誘電
特性を有するキャパシタ薄膜が典型的なシリコン酸化膜
やシリコン窒化膜の代りにキャパシタに用いられる強誘
電体メモリ（FeRAM）が提案されてきた。
【０００５】図１は、“半導体メモリセルのキャパシタ
構造体及びその組立工程”と題する米国特許番号第５，
８６４，１５３号に開示されたFeRAMに使用するため、
従来の半導体デバイス１００を示す断面図である。半導
体メモリデバイス１００は、MOS（metal oxide semic
onductor）トランジスタを含む能動基板１０、能動基板
１０の上部に形成されたキャパシタ構造体２３、ビット
ライン３４、金属相互接続３６、及びプレートライン３
８を含む。
【０００６】図２ないし図６は、半導体メモリデバイス
を製造する製造ステップを示している。
【０００７】典型的な半導体メモリデバイス１００の製
造工程は、シリコン基板２、選択トランジスタでシリコ
ン基板上に形成されたMOSトランジスタ、アイソレーシ
ョン領域４、及びMOSトランジスタとアイソレーション
領域４上に形成された第１絶縁層１６を有する能動基板
１０を準備しながら始まる。MOSトランジスタは、ソー
スとドレインの役割をする一対の拡散領域６、ゲート酸
化物８、スペーサ１４及びゲート電極１２を含む。
【０００８】次のステップで、図２に示したように、バ
ッファ層１８、第１金属層２０、誘電体層２２、及び第
２金属層２４が能動基板１０上に順に形成される。バッ
ファ層１８はチタニウム（Ti）からなり、第１金属層２
０は白金（Pt）からなる。誘電体層２２は、強誘電体物
質からなる。バッファ、第１及び第２金属層１８、２
２、２４は、スパッタと共に形成され、誘電体層２０
は、スピンオンコーティング（spin-on-coated）され
る。
【０００９】次いで、第２金属層２４及び誘電体層２２
は、既に設定された形状にパターンニングされる。その
後、第１金属層２０及びバッファ層１８は、図３に示し
たように、フォトリソグラフィを使用することによって
第２既に設定された形状にパターンニングされてバッフ
ァ１８Aを有するキャパシタ構造体２３、下部電極２０
A、キャパシタ薄膜２２A及び上部電極２４Aを得る。バ
ッファ層１８Aは、下部電極２０A及び第１絶縁層１６間
に堅固な接着力を確保するために用いられる。
【００１０】次のステップで、図４に示したように、第
２絶縁層２６、例えば、シリコン第２酸化物（SiO2）か
らなる絶縁層は、プラズマCVD（chemical vapor depo
sition）を使用することによって、能動基板１０及びキ
ャパシタ構造体２３上に形成される。
【００１１】次のステップで、拡散領域６の所定の位置
に各々配置される方式で第２及び第１絶縁層２６、１６
内に第１及び第２開口２７、２８が形成される。図５に
示したように、下部及び上部電極２０A、２４Aの部分を
露出するように第２絶縁層を介してキャパシタ構造体２
３上に第３及び第４開口３０、３２が形成される。
【００１２】次いで、図６に示したように、例えば、ア
ルミニウム（Al）のような伝導体からなる相互接続層
が、開口２７、２８、３０の内部を含む全ての表面に亘
って形成され、ビットライン３４、金属相互接続３６及
びプレートライン３８を形成するためにパターンニング
されることによって、半導体メモリデバイス１００を得
る。
【００１３】多重レベル工程（図示せず）が前述した半
導体メモリデバイス１００に適用されない場合、例え
ば、SiO2からなる相互金属物誘電体（IMD）層は、各金
属層間に絶縁のためにプラズマCVDを使用してビットラ
イン３４、金属相互接続３６及びプレートライン３８上
に形成されるべきである。プラズマCVDがソースガスと
してシラン（SiH4）を使用するため、IMD層を形成する
ための環境が水素が十分含有されて、このステップでシ
リコン基板２は、４００℃で焼きなまし（aneal）され
る。
【００１４】したがって、プラズマCVD工程により発生
された水素ガスは、焼きなまし工程の間、キャパシタ薄
膜２２Aと上部電極２４Aとを損傷させる。すなわち、水
素ガスは、上部電極２４Aに入り込んでキャパシタ薄膜
２２Aに至り、キャパシタ薄膜２２Aの強誘電体を構成す
る酸素原子と反応する。
【００１５】さらに、多重レベル工程以後に、例えば、
SiO2 からなるパッシべーション（図示せず）層がその
上にプラズマCVDを使用して形成される。この工程は、
また水素が十分含まれている。したがって、パッシべー
ション工程により発生された水素ガスもキャパシタ構造
２３を損傷させる。
【００１６】したがって、このような問題から所望の再
現性、信頼度及び収率を得ることはむずかしい。
【００１７】
【発明が解決しようとする課題】したがって本発明は、
例えば、強誘電体からなるキャパシタ薄膜を相互金属物
誘電体層やパッシべーション層が形成される間、プラズ
マ化学気相蒸着（CVD）により発生される水素による損
傷を防止するために水素バリアー層を結合する半導体デ
バイス及びその製造方法を提供することにその目的があ
る。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、メモリセルに使用するための 半導体装
置において、半導体基板と共に提供される能動基板、上
記半導体基板上に形成されるトランジスタ、上記トラン
ジスタをアイソレーションするためのアイソレーション
領域及び上記トランジスタ、及び上記アイソレーション
領域上に形成された第１絶縁層と、上記第１絶縁層上に
形成された下部電極からなるキャパシタ構造体、上記下
部電極上に位置したキャパシタ薄膜、及び上記キャパシ
タ薄膜上に形成された上部電極と、上記トランジスタ及
び上記キャパシタ構造上に形成された第２絶縁層と、上
記トランジスタを上記キャパシタ構造に電気的に接続さ
せるために上記第２絶縁層上に形成された金属相互接続
（metal interconnection）と、上記金属接続上に形成
されたバリアー層（barrier layer）と、水素を十分含
有したプラズマ化学気相蒸着（CVD）を使用して上記水
素から上記キャパシタ構造を保護するために用いられる
上記バリアー層上に形成された相互金属誘電体（IMD；i
nter-metal dielectric）層とを含む半導体デバイスが
提供される。
【００１９】また、本発明は、メモリセルに使用する半
導体デバイス製造方法において、 a）トランジスタと上記トランジスタ周辺に形成された
第１絶縁層を備える能動基板を準備するステップと、 b）上記第１絶縁層上に形成され、強誘電体からなるキ
ャパシタ薄膜を含むキャパシタ構造体を形成するステッ
プと、 c）上記トランジスタを上記キャパシタ構造体により電
気的に接続させるために第１金属層を形成して第１金属
層を第１既に設定された形状にパターンニングするステ
ップと、 d）上記パターン化された第１金属層上に第１バリアー
層を形成するステップと、 e）水素が十分含まれた雰囲気でプラズマ化学気相蒸着
（CVD）を使用して、上記第１バリアー層上に形成する
が、上記バリアー層が上記水素から上記キャパシタ構造
体を保護するステップとを含む半導体デバイスの製造方
法が提供される。
【００２０】以下、本発明が属する技術分野で通常の知
識を有する者が本発明の技術的思想を容易に実施できる
程度に、本発明の好ましい実施例を、添付の図面を参照
して説明する。
【００２１】図７及び図８ないし図１５に、本発明にか
かる、メモリセルに使用する半導体装置２００の断面
図、及びその製造方法を説明するために、本発明の好ま
しい実施例に対応した断面図を示す。図７及び図８ない
し図１５に示した同一部分には同一の符号を付してい
る。
【００２２】図７に、能動基板２１０、第２絶縁層２２
６、ビットライン２３４、金属相互接続２３６、第１バ
リアー層２３８、相互金属誘電体（IMD）層２４０、及
びキャパシタ構造体２５０を含む半導体デバイス２００
の断面図を示す。
【００２３】ソースガスとして、シラン（SiH4 ）を使
用して低温でプラズマCVDが実行される。第１バリアー
層２３８は、Al2O3のような物質からなり、約５０Åか
ら約１５０Åまでの範囲の厚さを有するのが良い。実施
例で、第１バリアー層２３８を原子層蒸着（ALD）方法
のような方法を使用して形成する。具体的には、ALD方
法は、次のように実行される。ビットライン２３４、金
属相互接続２３６及び第２絶縁層２２６上に例えば、約
３５０℃のような低温でTMA（trimethyl aluminum）層
を形成して、ソースガスとしてH2Oを使用してパージガ
スとしてN2を使用して酸化させることによってAl2O3を
得る。
【００２４】付け加えて、半導体デバイス２００は、IM
D層２４０上に形成された第３金属層２４２、第３金属
層２４２上に形成された第２バリアー層２４４、及び第
２バリアー層２４４上に形成されたパッシべーション層
２４６を含む。水素が十分含まれたプラズマCVDを使用
してパッシべーション層２４６を形成する。好ましい実
施例で、キャパシタ構造体２５０を水素から保護するた
め、例えば、Al2O3のような物質からなる第２バリアー
層２４４をALD方法のような方法を使用して形成する。
【００２５】半導体デバイス２００で、ビットライン２
３４を拡散層２０６のいずれかひとつに電気的に接続さ
せ、上部電極２２４Aを金属相互接続２３６を介して残
りの他の拡散層２０６に電気的に接続させる。ここで、
金属相互接続２３６と電気的に分離される。共通静電位
を印加するため、下部電極２２０Aをプレートライン
（図示せず）に接続させることができる。
【００２６】図８ないし図１５は、本発明にかかる半導
体メモリデバイス２００の製造方法を示す概略的な断面
図である。
【００２７】図８によれば、半導体デバイス２００の製
造工程は、半導体基板２０２、アイソレーション領域２
０４、拡散領域２０６、ゲート酸化物２０８、ゲートラ
イン２１２、スペーサ２１４及び第１絶縁層２１６を含
む能動基板２１０を準備しながら始まる。拡散領域２０
６のいずれかひとつは、ソースとして作用し、残りの他
の拡散領域２０６は、ドレインとして作用する。第１絶
縁層２１６をBPSG（boron-phosphor-silicate glass）
のような物質により構成する。
【００２８】次いで、例えば、TiまたはTiOxから構成さ
れたバッファ層２１８を第１絶縁層２１６上に形成す
る。第１金属層２２０、誘電体層２２２及び第２金属層
２２４をバッファ層２１８上に順に形成する。好ましい
実施例で、白金（Pt）、イリジウム酸化物（IrOx）、ル
テニウム酸化物（RuOx）などを含むが、それに限定され
ない物質から金属層２２０、２２４を構成し得る。誘電
体層２２２をSBT、PZTなどのような強誘電体物質により
構成し、スピンコーティング、化学気相蒸着（CVD）な
どのような方法を使用して形成する。
【００２９】図９に示したことのように、第１既に設定
された形状内部に第２金属層２２４及び誘電体層２２２
をパターンニングして上部電極２２４Aとキャパシタ薄
膜２２２Aを得る。次いで、下部電極構造体を得るた
め、第２既に設定された形状に第１金属酸化物層２２０
とバッファ層２１８を有するキャパシタ構造体２５０を
形成する。次の工程の間、プレートライン（図示せず）
を形成するために下部電極２２０Aは、上部電極２２８A
の大きさと異なる大きさを有するのが好ましい。
【００３０】次いで、図１０に示したように、CVD（che
mical vapor deposition）のような方法を使用してBPSG
のような物質により構成された第２絶縁層２２６をキャ
パシタ構造体２５０と第１絶縁層上に形成してCMP（che
mical mechanical polishing）によって平坦化させ
る。
【００３１】図１１に示したように、フォトリソグラフ
ィまたは、例えば、RIE（reactiveion etching）のよ
うなプラズマエッチング方法を使用して第２、及び第１
絶縁層２２６、２１６を介して拡散領域２０６上の部分
に第１及び第２開口２２８、２３０を形成する。そし
て、フォトリソグラフィやプラズマエッチングのような
方法を使用して第２絶縁層２２６を介してキャパシタ構
造体２５０上の所定の部分に第３開口２３２を形成す
る。
【００３２】図１２に示したように、開口２２８、２３
０、２３２の内部を含む全面にわたって、例えば、アル
ミニウム（Al）により構成された相互接続金属層を形成
し、ビットライン２３４と金属相互接続２３６を形成す
るため、予め設定された形状にパターンニングする。
【００３３】次のステップで、図１３に示したように、
ALDのような方法を使用してビットライン２３４、金属
相互接続２３６及び第２絶縁層２２６上に、例えば、Al
２O３により構成された第１バリアー層２３８を形成す
る。TMA層をビットライン２３４、金属相互接続２３６
及び第２絶縁層２２６上に約３５０゜Cの低温で形成
し、ソースガスとしてH２Oを使用し、パージガスとして
N２を使用してTMA層を酸化させてAl2O3層を得るALD方法
を実行する。第１の既に設定された時間内にTMAガスを
フローするステップ、N2ガスを第２既に設定された時間
内にフローするステップ、H2O酸化ガスを第３既に設定
された時間内にフローするステップ、及びN 2パージガス
を第４の既に設定された時間内にフローするステップを
含む４つの蒸着ステップを利用してALD方法を実行す
る。第１バリアー層は、約５０Åから約１５０Åまでの
範囲の厚さを有するのが好ましい。
【００３４】続くステップで、図１４に示したように、
プラズマCVDのような方法を使用して第１バリアー層２
３８上に、例えば、SiO2のような酸化物により構成され
た相互金属誘電体層（IMD）２４０を形成する。ソース
ガスとしてSiH４を使用して低温でプラズマCVDを実行す
る。次いで、多重レベル工程を適用するためにIMD層２
４０上に、例えば、アルミニウム（Al）により構成され
た第３金属層２４２を形成する。図面で、単純化のため
に単一層構造体を有するものとして各層２１６、２２
６、２４０を図示する。
【００３５】次いで、図１５に示したように、ALD方法
のような方法を使用して第３金属層２４２上に、例え
ば、Al２O３により構成された第２バリアー層を形成す
る。第２バリアー層２４４のALD方法は、第１バリアー
層２３８の方法と似ている。第２バリアー層２４４は、
約５０Åから約１５０Åまでの範囲の厚さを有するのが
良い。
【００３６】次のステップで、半導体デバイス２００を
湿気、塵などのような外部の有害な環境から保護するた
めにプラズマCVDのような方法を使用して第２バリアー
層２４４上に、例えば、Si３N４により構成されたパッ
シべーション層２４６を形成する。
【００３７】以上、説明した本発明は、前述した実施例
及び添付した図面によって限定されず、本発明の技術的
思想を超えない範囲内で種々の置換、変形及び変更が可
能であることは本発明が属する技術分野で通常の知識を
有するものにおいて明白である。
【００３８】
【発明の効果】上述したとおり、本発明によれば、IMD
及びパッシべーション層の形成により発生された水素損
傷（hydrogen damage）からキャパシタ構造体２５０を
保護することができる。これは、バリアー層を使用する
ことによって達成され、これは水素ガスがキャパシタ構
造体２５０に入り込まないようにする。
【図面の簡単な説明】
【図１】従来の技術にかかるキャパシタ構造体を有する
半導体メモリデバイスを示す断面図である。
【図２】従来の技術にかかる半導体メモリデバイス製造
方法を示す概略的な断面図である。
【図３】従来の技術にかかる半導体メモリデバイス製造
方法を示す概略的な断面図である。
【図４】従来の技術にかかる半導体メモリデバイス製造
方法を示す概略的な断面図である。
【図５】従来の技術にかかる半導体メモリデバイス製造
方法を示す概略的な断面図である。
【図６】従来の技術にかかる半導体メモリデバイス製造
方法を示す概略的な断面図である。
【図７】本発明にかかる半導体デバイスを示す断面図で
ある。
【図８】本発明にかかる半導体メモリデバイス製造方法
を示す断面図である。
【図９】本発明にかかる半導体メモリデバイス製造方法
を示す断面図である。
【図１０】本発明にかかる半導体メモリデバイス製造方
法を示す断面図である。
【図１１】本発明にかかる半導体メモリデバイス製造方
法を示す断面図である。
【図１２】本発明にかかる半導体メモリデバイス製造方
法を示す断面図である。
【図１３】本発明にかかる半導体メモリデバイス製造方
法を示す断面図である。
【図１４】本発明にかかる半導体メモリデバイス製造方
法を示す断面図である。
【図１５】本発明にかかる半導体メモリデバイス製造方
法を示す断面図である。
【符号の説明】
２３６ 金属相互接続 ２３８ バリアー層 ２４０ 相互金属誘電体層 ２５０ キャパシタ構造体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 廉 勝 振 大韓民国 467−860 京畿道 利川市 夫 鉢邑 牙美里 山 136−１ 現代電子産 業株式会社内 (72)発明者 劉 龍 植 大韓民国 467−860 京畿道 利川市 夫 鉢邑 牙美里 山 136−１ 現代電子産 業株式会社内

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルに使用するための半導体装置
    において、 半導体基板と共に提供される能動基板、上記半導体基板
    上に形成されるトランジスタ、上記トランジスタをアイ
    ソレーションするためのアイソレーション領域及び上記
    トランジスタ、及び上記アイソレーション領域上に形成
    された第１絶縁層と、 上記第１絶縁層上に形成された下部電極からなるキャパ
    シタ構造体、上記下部電極上に位置したキャパシタ薄
    膜、及び上記キャパシタ薄膜上に形成された上部電極
    と、 上記トランジスタ及び上記キャパシタ構造上に形成され
    た第２絶縁層と、 上記トランジスタを上記キャパシタ構造に電気的に接続
    させるために上記第２絶縁層上に形成された金属相互接
    続（metal interconnection）と、 上記金属接続上に形成されたバリアー層（barrier laye
    r）と、 水素を十分含有したプラズマ化学気相蒸着（CVD）を使
    用して上記水素から上記キャパシタ構造を保護するため
    に用いられる上記バリアー層上に形成された相互金属誘
    電体（IMD；inter-metal dielectric）層とを含むこと
    を特徴とする半導体デバイス。
  2. 【請求項２】 上記キャパシタ薄膜がSBT（SrBiTaO
    x）、PZT（PbZrTiOx）等により構成されたグループから
    選択された強誘電体からなることを特徴とする請求項１
    記載の半導体デバイス。
  3. 【請求項３】 上記IMD層がSiO2 のような酸化物からな
    ることを特徴とする請求項２記載の半導体デバイス。
  4. 【請求項４】 上記プラズマCVDがシラン（SiH4 ）をソ
    ースガスとして使用して低温で実行されることを特徴と
    する請求項３記載の半導体デバイス。
  5. 【請求項５】 上記バリアー層がAl2 O3 のような物質
    からなることを特徴とする請求項１記載の半導体デバイ
    ス。
  6. 【請求項６】 上記バリアー層が約５０Åから約１５０
    Åまでの範囲の厚さを有することを特徴とする請求項５
    記載の半導体デバイス。
  7. 【請求項７】 上記バリアー層が原子層蒸着（ALD；ato
    mic layer deposition）方法を使用して形成されること
    を特徴とする請求項６記載の半導体デバイス。
  8. 【請求項８】 上記ALD方法がソースガスとしてTMA（tr
    imethyl aluminum）とH2Oを使用してパージ（purge）ガ
    スとしてN2を使用して実行されることを特徴とする請求
    項７記載の半導体デバイス。
  9. 【請求項９】 上記IMD層上に形成された金属ライン
    と、 上記金属ライン上に形成された付加バリアー層と、 水素を十分含有した雰囲気（hydrogen rich atmospher
    e）でプラズマCVDを使用して上記付加バリアー層上に形
    成され、上記付加層が上記水素から上記キャパシタ構造
    を保護するために用いられるパッシべーション層とをさ
    らに含むことを特徴とする請求項１記載の半導体デバイ
    ス。
  10. 【請求項１０】 上記付加バリアー層がAl2 O3のような
    物質からなることを特徴とする請求項９記載の半導体デ
    バイス。
  11. 【請求項１１】 上記付加バリアー層がALD方法を使用
    して形成されることを特徴とする請求項１０記載の半導
    体デバイス。
  12. 【請求項１２】 メモリセルに使用する半導体デバイス
    製造方法において、 a）トランジスタと上記トランジスタ周辺に形成された
    第１絶縁層を備える能動基板を準備するステップと、 b）上記第１絶縁層上に形成され、強誘電体からなるキ
    ャパシタ薄膜を含むキャパシタ構造体を形成するステッ
    プと、 c）上記トランジスタを上記キャパシタ構造体により電
    気的に接続させるために第１金属層を形成して第１金属
    層を第１既に設定された形状にパターンニングするステ
    ップと、 d）上記パターン化された第１金属層上に第１バリアー
    層を形成するステップと、 e）水素が十分含まれた雰囲気でプラズマ化学気相蒸着
    （CVD）を使用して、上記第１バリアー層上に形成する
    が、上記バリアー層が上記水素から上記キャパシタ構造
    体を保護するステップとを含むことを特徴とする半導体
    デバイスの製造方法。
  13. 【請求項１３】 上記キャパシタ薄膜がSBT、PZT等によ
    り構成されたグループから選択された物質からなること
    を特徴とする請求項１２記載の半導体デバイスの製造方
    法。
  14. 【請求項１４】 上記IMD層がSiO2 のような酸化物から
    なる請求項１３記載の半導体デバイスの製造方法。
  15. 【請求項１５】 上記プラズマCVDがSiH4 をソースガス
    として使用して低温で実行されることを特徴とする請求
    項１４記載の半導体デバイスの製造方法。
  16. 【請求項１６】 上記第１バリアー層がAl2 O3のような
    物質からなることを特徴とする請求項１５記載の半導体
    デバイスの製造方法。
  17. 【請求項１７】 上記第１バリアー層が約５０ Åから
    約１５０Åの範囲の厚さを有することを特徴とする請求
    項１６記載の半導体デバイスの製造方法。
  18. 【請求項１８】 上記第１バリアー層がALD方法を使用
    して形成されることを特徴とする請求項１７記載の半導
    体デバイスの製造方法。
  19. 【請求項１９】 上記ALD方法がソースガスとしてTMAと
    H2Oを使用してN2をパージガスとして使用して実行され
    ることを特徴とする請求項１８記載の半導体デバイスの
    製造方法。
  20. 【請求項２０】 上記e）ステップ以後に、 f）上記IMD層上に形成された第２金属層と、 g）上記第２金属層上に形成された第２バリアー層と、 h）水素が十分含有された雰囲気でプラズマCVDを使用し
    て上記付加バリアー層上に形成され、上記付加層が上記
    水素から上記キャパシタ構造を保護するために用いられ
    るパッシべーション層とをさらに含むことを特徴とする
    請求項１２記載の半導体デバイスの製造方法。
  21. 【請求項２１】 上記第２バリアー層がAl2 O3のような
    物質からなることを特徴とする請求項２０記載の半導体
    デバイスの製造方法。
  22. 【請求項２２】 上記g）ステップがALD方法を使用して
    実行されることを特徴とする請求項２１記載の半導体デ
    バイスの製造方法。
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