JP2001177069A - キャパシタを備えた半導体素子及びその製造方法 - Google Patents
キャパシタを備えた半導体素子及びその製造方法Info
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Abstract
(57)【要約】
【課題】 パッシベーション工程から発生された水素が
キャパシタ内部に拡散されることを効果的に防止し得る
金属配線を備えるキャパシタを備えた半導体素子及びそ
の製造方法を提供する。 【解決手段】 メモリセルに用いられる半導体素子にお
いて、トランジスタとトランジスタ周辺に形成される第
１絶縁膜とを備えた活性マトリックス１１０と、下部電
極１２０Ａ、前記下部電極上に形成されるキャパシタ薄
膜１２２Ａ及び前記キャパシタ薄膜上に形成される上部
電極１２４Ａとからなり前記第１絶縁膜上に形成される
キャパシタ構造１５０と、前記トランジスタと前記キャ
パシタ構造上に形成される第２絶縁膜１２６と、前記ト
ランジスタと前記キャパシタ構造とを電気的に連結し、
前記第２絶縁膜上に形成されるチタニウム（Ｔｉ）金属
配線１３６とを含んでなる。
キャパシタ内部に拡散されることを効果的に防止し得る
金属配線を備えるキャパシタを備えた半導体素子及びそ
の製造方法を提供する。 【解決手段】 メモリセルに用いられる半導体素子にお
いて、トランジスタとトランジスタ周辺に形成される第
１絶縁膜とを備えた活性マトリックス１１０と、下部電
極１２０Ａ、前記下部電極上に形成されるキャパシタ薄
膜１２２Ａ及び前記キャパシタ薄膜上に形成される上部
電極１２４Ａとからなり前記第１絶縁膜上に形成される
キャパシタ構造１５０と、前記トランジスタと前記キャ
パシタ構造上に形成される第２絶縁膜１２６と、前記ト
ランジスタと前記キャパシタ構造とを電気的に連結し、
前記第２絶縁膜上に形成されるチタニウム（Ｔｉ）金属
配線１３６とを含んでなる。
Description
【０００１】
【発明が属する技術分野】本発明は、水素拡散を防止す
るための金属配線を備えた半導体メモリ素子及びその製
造方法に関し、特に強誘電体メモリ素子（ＦｅＲＡＭ）
と（Ｂａ、Ｓｒ）ＴｉＯ３、またはＴａ２Ｏ５などのよ
うな高誘電膜をキャパシタに適用するＤＲＡＭ素子及び
その製造方法に関する。
るための金属配線を備えた半導体メモリ素子及びその製
造方法に関し、特に強誘電体メモリ素子（ＦｅＲＡＭ）
と（Ｂａ、Ｓｒ）ＴｉＯ３、またはＴａ２Ｏ５などのよ
うな高誘電膜をキャパシタに適用するＤＲＡＭ素子及び
その製造方法に関する。
【０００２】
【従来の技術】周知のように、一つのトランジスタと一
つのキャパシタとからなるメモリセルを有するＤＲＡＭ
は、ますます小型化及び集積化されているが、依然とし
てメモリセル面積の減少が求められている。
つのキャパシタとからなるメモリセルを有するＤＲＡＭ
は、ますます小型化及び集積化されているが、依然とし
てメモリセル面積の減少が求められている。
【０００３】そのために、トレンチ（ｔｒｅｎｃｈ）あ
るいはスタック（ｓｔａｃｋ）構造のキャパシタのよう
に３次元的な構造に配列してセル面積を減らす方法が提
案されている。しかし、このように３次元的に配列され
たキャパシタの製造工程は、長い工程処理時間を要する
ため、結果的に製造コストを上昇させる。従って、複雑
な製造工程なしに必要な情報量を確保しながらセル面積
を減らすための技術が新しいメモリ素子に強く要求され
ている。
るいはスタック（ｓｔａｃｋ）構造のキャパシタのよう
に３次元的な構造に配列してセル面積を減らす方法が提
案されている。しかし、このように３次元的に配列され
たキャパシタの製造工程は、長い工程処理時間を要する
ため、結果的に製造コストを上昇させる。従って、複雑
な製造工程なしに必要な情報量を確保しながらセル面積
を減らすための技術が新しいメモリ素子に強く要求され
ている。
【０００４】従って、上記要求を満足させるため、ＤＲ
ＡＭの場合にはＢＳＴ（ＳｒＢｉＴａＯｘ）、またはＴ
ａＯ２のような高誘電体物質をキャパシタ薄膜として使
用している。しかし、高誘電体キャパシタのＤＲＡＭ素
子は、小型化、廉価、迅速な処理速度などのような長所
を有するにもかかわらず、メモリの揮発性とそれに伴う
リフレッシュ（ｒｅｆｒｅｓｈ）動作の必要性などの問
題点を有している。
ＡＭの場合にはＢＳＴ（ＳｒＢｉＴａＯｘ）、またはＴ
ａＯ２のような高誘電体物質をキャパシタ薄膜として使
用している。しかし、高誘電体キャパシタのＤＲＡＭ素
子は、小型化、廉価、迅速な処理速度などのような長所
を有するにもかかわらず、メモリの揮発性とそれに伴う
リフレッシュ（ｒｅｆｒｅｓｈ）動作の必要性などの問
題点を有している。
【０００５】上記ＤＲＡＭの問題点を解消するためのも
のとして、既存のシリコン酸化膜とシリコン窒化膜に代
わってＳＢＴ、またはＰＺＴ（ＰｂＺｒＴｉＯｘ）のよ
うな強誘電体からなるキャパシタ薄膜を利用した強誘電
体メモリ素子（ＦｅＲＡＭ）が提案された。これは、Ｆ
ｅＲＡＭの場合、強誘電体の残留分極特性により電界を
除去した後にもメモリが貯蔵される不揮発性メモリの特
性のためである。
のとして、既存のシリコン酸化膜とシリコン窒化膜に代
わってＳＢＴ、またはＰＺＴ（ＰｂＺｒＴｉＯｘ）のよ
うな強誘電体からなるキャパシタ薄膜を利用した強誘電
体メモリ素子（ＦｅＲＡＭ）が提案された。これは、Ｆ
ｅＲＡＭの場合、強誘電体の残留分極特性により電界を
除去した後にもメモリが貯蔵される不揮発性メモリの特
性のためである。
【０００６】ＤＲＡＭ、またはＦｅＲＡＭなどのような
メモリ素子の製造工程時、半導体素子を湿気、または粉
塵などの外部の有害環境から保護するため金属配線上に
パッシベーション膜を形成する工程がある。このパッシ
ベーション膜は、ＰＥＣＶＤ（ｐｌａｓｍａ ｅｎｈａ
ｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓ
ｉｔｉｏｎ）方法により水素雰囲気中で行われるが、こ
のパッシベーション工程中にＰＥＣＶＤから発生された
水素ガスがメモリセルのキャパシタの性質を低下させ
る。すなわち、水素ガス及びイオンが上部電極とキャパ
シタの側面とに侵入して、結局キャパシタ薄膜に至って
は強誘電体を成す酸素原子と反応してキャパシタの特性
を低下させるものである。
メモリ素子の製造工程時、半導体素子を湿気、または粉
塵などの外部の有害環境から保護するため金属配線上に
パッシベーション膜を形成する工程がある。このパッシ
ベーション膜は、ＰＥＣＶＤ（ｐｌａｓｍａ ｅｎｈａ
ｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓ
ｉｔｉｏｎ）方法により水素雰囲気中で行われるが、こ
のパッシベーション工程中にＰＥＣＶＤから発生された
水素ガスがメモリセルのキャパシタの性質を低下させ
る。すなわち、水素ガス及びイオンが上部電極とキャパ
シタの側面とに侵入して、結局キャパシタ薄膜に至って
は強誘電体を成す酸素原子と反応してキャパシタの特性
を低下させるものである。
【０００７】従って、上記のような問題により従来のＦ
ｅＲＡＭ製造方法では、所望の生産性及び信頼性、収率
を得ることが困難であった。
ｅＲＡＭ製造方法では、所望の生産性及び信頼性、収率
を得ることが困難であった。
【０００８】
【発明が解決しようとする課題】そこで、本発明は従来
のキャパシタを備えた半導体素子及びその製造方法にお
ける問題点に鑑みてなされたものであって、パッシベー
ション工程から発生された水素がキャパシタ内部に拡散
されることを効果的に防止し得る金属配線を備えるキャ
パシタを備えた半導体素子及びその製造方法を提供する
ことにその目的がある。
のキャパシタを備えた半導体素子及びその製造方法にお
ける問題点に鑑みてなされたものであって、パッシベー
ション工程から発生された水素がキャパシタ内部に拡散
されることを効果的に防止し得る金属配線を備えるキャ
パシタを備えた半導体素子及びその製造方法を提供する
ことにその目的がある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明のキャパシタを備えた半導体素子は、メモリ
セルに用いられる半導体素子において、トランジスタと
トランジスタ周辺に形成される第１絶縁膜とを備えた活
性マトリックスと、下部電極、前記下部電極上に形成さ
れるキャパシタ薄膜及び前記キャパシタ薄膜上に形成さ
れる上部電極とからなり前記第１絶縁膜上に形成される
キャパシタ構造と、前記トランジスタと前記キャパシタ
構造上に形成される第２絶縁膜と、前記トランジスタと
前記キャパシタ構造とを電気的に連結し、前記第２絶縁
膜上に形成されるチタニウム（Ｔｉ）金属配線とを含ん
でなることを特徴とする。
め、本発明のキャパシタを備えた半導体素子は、メモリ
セルに用いられる半導体素子において、トランジスタと
トランジスタ周辺に形成される第１絶縁膜とを備えた活
性マトリックスと、下部電極、前記下部電極上に形成さ
れるキャパシタ薄膜及び前記キャパシタ薄膜上に形成さ
れる上部電極とからなり前記第１絶縁膜上に形成される
キャパシタ構造と、前記トランジスタと前記キャパシタ
構造上に形成される第２絶縁膜と、前記トランジスタと
前記キャパシタ構造とを電気的に連結し、前記第２絶縁
膜上に形成されるチタニウム（Ｔｉ）金属配線とを含ん
でなることを特徴とする。
【００１０】また、本発明のキャパシタを備えた半導体
素子の製造方法は、トランジスタとトランジスタ周辺に
形成される第１絶縁膜とを備える活性マトリックスを提
供する第１ステップと、強誘電体物質からなるキャパシ
タ薄膜を備え、前記第１絶縁膜上にキャパシタ構造を形
成する第２ステップと、前記キャパシタ構造と前記トラ
ンジスタ上とに第２絶縁膜を形成する第３ステップと、
Ｔｉ金属配線膜を形成し、前記トランジスタと前記キャ
パシタ構造とを電気的に連結するため前記金属配線膜を
所定の第１形態に蝕刻する第４ステップとを含んでなる
ことを特徴とする。
素子の製造方法は、トランジスタとトランジスタ周辺に
形成される第１絶縁膜とを備える活性マトリックスを提
供する第１ステップと、強誘電体物質からなるキャパシ
タ薄膜を備え、前記第１絶縁膜上にキャパシタ構造を形
成する第２ステップと、前記キャパシタ構造と前記トラ
ンジスタ上とに第２絶縁膜を形成する第３ステップと、
Ｔｉ金属配線膜を形成し、前記トランジスタと前記キャ
パシタ構造とを電気的に連結するため前記金属配線膜を
所定の第１形態に蝕刻する第４ステップとを含んでなる
ことを特徴とする。
【００１１】
【発明の実施の形態】次に、本発明にかかるキャパシタ
を備えた半導体素子及びその製造方法の実施の形態の具
体例を図面を参照しながら説明する。
を備えた半導体素子及びその製造方法の実施の形態の具
体例を図面を参照しながら説明する。
【００１２】図１乃至７は、本発明の第１の実施例によ
るキャパシタを備えた半導体素子及びその製造方法を説
明するための断面図である。
るキャパシタを備えた半導体素子及びその製造方法を説
明するための断面図である。
【００１３】図１は、本発明にかかるキャパシタを備え
た半導体素子１００の断面図であり、活性マトリックス
（活性領域）１１０、第２絶縁膜１２６、ビットライン
１３４、金属配線１３６及びキャパシタ構造１５０によ
りなる。
た半導体素子１００の断面図であり、活性マトリックス
（活性領域）１１０、第２絶縁膜１２６、ビットライン
１３４、金属配線１３６及びキャパシタ構造１５０によ
りなる。
【００１４】また、パッシベーション膜１４０は、水素
雰囲気中のＰＥＣＶＤ方法により金属配線上に形成され
る。かかる半導体素子１００でビットライン１３４は、
拡散地域１０６のいずれか一ヶ所と電気的に連結され、
上部電極１２４Ａ（図３参照）は、残り拡散地域のいず
れか１ケ所に金属配線１３６を介して連結されている。
この場合、ビットライン１３４と金属配線１３６とは電
気的に離隔されている。また、下部電極１２０Ａ（図３
参照）は、プレートライン（図示していない）と連結さ
れて電位を一定に維持させる。
雰囲気中のＰＥＣＶＤ方法により金属配線上に形成され
る。かかる半導体素子１００でビットライン１３４は、
拡散地域１０６のいずれか一ヶ所と電気的に連結され、
上部電極１２４Ａ（図３参照）は、残り拡散地域のいず
れか１ケ所に金属配線１３６を介して連結されている。
この場合、ビットライン１３４と金属配線１３６とは電
気的に離隔されている。また、下部電極１２０Ａ（図３
参照）は、プレートライン（図示していない）と連結さ
れて電位を一定に維持させる。
【００１５】下部電極と上部電極との間にはＳＢＴ、ま
たはＰＺＴのような強誘電体からなるキャパシタ薄膜が
あり、ここで、図面符号１２５は、上部電極１２４Ａと
金属配線１３６との接続を向上させるため、形成された
ＴｉＮ接着膜である。注意すべきことは、Ｔｉ金属配線
１３６は、パッシベーション膜１４０を形成する間、水
素拡散を防止するため、上記キャパシタ構造を完全に覆
う構造であることである。この場合、Ｔｉ金属配線１３
６は化学的気相蒸着法、または物理的気相蒸着法により
形成される。
たはＰＺＴのような強誘電体からなるキャパシタ薄膜が
あり、ここで、図面符号１２５は、上部電極１２４Ａと
金属配線１３６との接続を向上させるため、形成された
ＴｉＮ接着膜である。注意すべきことは、Ｔｉ金属配線
１３６は、パッシベーション膜１４０を形成する間、水
素拡散を防止するため、上記キャパシタ構造を完全に覆
う構造であることである。この場合、Ｔｉ金属配線１３
６は化学的気相蒸着法、または物理的気相蒸着法により
形成される。
【００１６】図２乃至７は、本発明の半導体素子１００
の製造工程を説明するための断面図である。まず、図２
に示されるように、半導体基板１０２、素子分離膜１０
４、拡散領域１０６、ゲート酸化膜１０８、ゲートライ
ン１１２、スペーサ１１４及び第１絶縁膜によりなる活
性マトリックス（活性領域）１１０を備える。ここで、
拡散領域１０６の中１ケ所は、ソース（ｓｏｕｒｃｅ）
として、他の１ケ所は、ドレイン（ｄｒａｉｎ）として
機能する。第１絶縁膜１１６は、ＢＰＳＧ（ｂｏｒｏｎ
−ｐｈｏｓｐｈｏｒ−ｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）、またはＭＴＯ（ｍｅｄｉｕｍ ｔｅｍｐｅｒａｔ
ｕｒｅ ｏｘｉｄｅ）のような物質からなる。
の製造工程を説明するための断面図である。まず、図２
に示されるように、半導体基板１０２、素子分離膜１０
４、拡散領域１０６、ゲート酸化膜１０８、ゲートライ
ン１１２、スペーサ１１４及び第１絶縁膜によりなる活
性マトリックス（活性領域）１１０を備える。ここで、
拡散領域１０６の中１ケ所は、ソース（ｓｏｕｒｃｅ）
として、他の１ケ所は、ドレイン（ｄｒａｉｎ）として
機能する。第１絶縁膜１１６は、ＢＰＳＧ（ｂｏｒｏｎ
−ｐｈｏｓｐｈｏｒ−ｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）、またはＭＴＯ（ｍｅｄｉｕｍ ｔｅｍｐｅｒａｔ
ｕｒｅ ｏｘｉｄｅ）のような物質からなる。
【００１７】次に、Ｔｉ、またはＴｉＯｘからなるバッ
ファ膜（ｂｕｆｆｅｒ ｌａｙｅｒ）１１８を第１絶縁
膜１１６上に形成する。次いで、第１金属膜１２０、誘
電膜１２２及び第２金属膜１２４をバッファ膜１１８上
に順に形成する。本実施例においては、金属膜１２０、
１２４は、Ｐｔ、ＩｒＯｘ、ＲｕＯｘのような物質から
なり得るが、これらの物質に限定されるものではない。
誘電膜１２２は、ＳＢＴ、ＰＺＴのような強誘電体から
なり、スピンコーティング（ｓｐｉｎ ｃｏａｔｉｎ
ｇ）、または化学気相蒸着法（ＣＶＤ）により形成され
る。
ファ膜（ｂｕｆｆｅｒ ｌａｙｅｒ）１１８を第１絶縁
膜１１６上に形成する。次いで、第１金属膜１２０、誘
電膜１２２及び第２金属膜１２４をバッファ膜１１８上
に順に形成する。本実施例においては、金属膜１２０、
１２４は、Ｐｔ、ＩｒＯｘ、ＲｕＯｘのような物質から
なり得るが、これらの物質に限定されるものではない。
誘電膜１２２は、ＳＢＴ、ＰＺＴのような強誘電体から
なり、スピンコーティング（ｓｐｉｎ ｃｏａｔｉｎ
ｇ）、または化学気相蒸着法（ＣＶＤ）により形成され
る。
【００１８】図３に示されるように、第２金属膜１２４
と誘電膜１２２とは、各々上部電極１２４Ａとキャパシ
タ薄膜１２２Ａとを得るため、所定の第１形状に蝕刻さ
れる。次いで、第１金属膜１２０とバッファ膜１１８と
を所定の第２形状に蝕刻してバッファ１１８Ａ、下部電
極１２０Ａ、キャパシタ薄膜１２２Ａ及び上部電極１２
４Ａとよりなるキャパシタ構造が形成される。ここで、
下部電極１２０Ａは、後続工程でプレートラインを形成
するため上部電極１２８Ａとは異なる大きさで形成する
のが良い。
と誘電膜１２２とは、各々上部電極１２４Ａとキャパシ
タ薄膜１２２Ａとを得るため、所定の第１形状に蝕刻さ
れる。次いで、第１金属膜１２０とバッファ膜１１８と
を所定の第２形状に蝕刻してバッファ１１８Ａ、下部電
極１２０Ａ、キャパシタ薄膜１２２Ａ及び上部電極１２
４Ａとよりなるキャパシタ構造が形成される。ここで、
下部電極１２０Ａは、後続工程でプレートラインを形成
するため上部電極１２８Ａとは異なる大きさで形成する
のが良い。
【００１９】次に、ＢＰＳＧ、ＭＴＯ、またはＢＰＳＧ
とＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓ
ｉｌｉｃａｔｅ）酸化物の二重膜などからなる第２絶縁
膜をキャパシタ構造１５０と第１絶縁膜１１６上にＣＶ
Ｄ方法により形成し、化学的かつ機械的研磨方法（ＣＭ
Ｐ）により図４に示したように平坦化する。
とＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓ
ｉｌｉｃａｔｅ）酸化物の二重膜などからなる第２絶縁
膜をキャパシタ構造１５０と第１絶縁膜１１６上にＣＶ
Ｄ方法により形成し、化学的かつ機械的研磨方法（ＣＭ
Ｐ）により図４に示したように平坦化する。
【００２０】図５に示されるように、第１開口部１２８
と第２開口部１３０とを第２絶縁膜１２６と第１絶縁膜
１１６とを介して拡散領域１０６上にフォトリソグラフ
ィー（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）、またはプ
ラズマ蝕刻法を利用して形成する。そして、第３開口部
１３２は、同じ方法で第２と第１絶縁膜１２６、１１６
とを介してキャパシタ構造１５０上に形成される。ここ
で、図面符号１２５は、上部電極１２４Ａ上に形成され
るＴｉＮ膜であり上部電極１２４Ａと金属配線１３６と
の連結を向上させる機能をする。
と第２開口部１３０とを第２絶縁膜１２６と第１絶縁膜
１１６とを介して拡散領域１０６上にフォトリソグラフ
ィー（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）、またはプ
ラズマ蝕刻法を利用して形成する。そして、第３開口部
１３２は、同じ方法で第２と第１絶縁膜１２６、１１６
とを介してキャパシタ構造１５０上に形成される。ここ
で、図面符号１２５は、上部電極１２４Ａ上に形成され
るＴｉＮ膜であり上部電極１２４Ａと金属配線１３６と
の連結を向上させる機能をする。
【００２１】図６に示されるように、Ｔｉ、Ｔｉ／Ｔｉ
Ｎ、またはＴｉ／ＴｉＮ／Ｗのような物質からなる金属
配線膜が開口部１２８、１３０、１３２を含んだ全表面
に形成され、所定の形態に蝕刻されてビットライン１３
４と金属配線１３６とを形成する。ここで、金属配線膜
は、キャパシタ構造１５０を十分に覆い得るべきものと
する。
Ｎ、またはＴｉ／ＴｉＮ／Ｗのような物質からなる金属
配線膜が開口部１２８、１３０、１３２を含んだ全表面
に形成され、所定の形態に蝕刻されてビットライン１３
４と金属配線１３６とを形成する。ここで、金属配線膜
は、キャパシタ構造１５０を十分に覆い得るべきものと
する。
【００２２】次いで、外部の湿気、または粉塵などの有
害物質が含まれることを防止するためにシリケートグラ
ス（ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、またはＳｉ３Ｎ
４などの物質からなるパッシベーション膜１４０を金属
配線１３６と第２絶縁膜１２６上とにＰＥＣＶＤ法によ
り形成する。ここで、Ｔｉ金属配線１３６は、水素によ
るキャパシタ損傷を防止するためにキャパシタ構造１５
０を完全に覆う構造でなければならないが、これは水素
原子の拡散速度がＴｉ金属内では顕著に減るためであ
る。
害物質が含まれることを防止するためにシリケートグラ
ス（ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、またはＳｉ３Ｎ
４などの物質からなるパッシベーション膜１４０を金属
配線１３６と第２絶縁膜１２６上とにＰＥＣＶＤ法によ
り形成する。ここで、Ｔｉ金属配線１３６は、水素によ
るキャパシタ損傷を防止するためにキャパシタ構造１５
０を完全に覆う構造でなければならないが、これは水素
原子の拡散速度がＴｉ金属内では顕著に減るためであ
る。
【００２３】図８は、本発明の他の実施例による半導体
素子２００の断面図である。この実施例では金属配線２
３６上にＴｉ／ＴｉＮとＡｌとからなる、もう一つの金
属配線２３８が添加されている。これら金属配線（２３
６、２３８）は、ＣＶＤ、またはＰＶＤ方法により形成
される。このように二重金属配線を用いる場合には、Ｔ
ｉ金属配線の厚さはＴｉ金属単独使用時より相対的に薄
くするものである。
素子２００の断面図である。この実施例では金属配線２
３６上にＴｉ／ＴｉＮとＡｌとからなる、もう一つの金
属配線２３８が添加されている。これら金属配線（２３
６、２３８）は、ＣＶＤ、またはＰＶＤ方法により形成
される。このように二重金属配線を用いる場合には、Ｔ
ｉ金属配線の厚さはＴｉ金属単独使用時より相対的に薄
くするものである。
【００２４】図９には、パッシベーション前後の電圧対
分極のヒステリシス（ｈｙｓｔｅｒｅｓｉｓ）曲線を示
す。ここで、黒色の円形で表示された点は、パッシベー
ション前の分極状態を示し、黒色の三角形で表示された
点は、パッシベーション後の分極状態を示す。このグラ
フから、パッシベーションの後には分極状態が変形され
ることが分かる。すなわち、キャパシタ特性が水素拡散
により低下されることを示す。
分極のヒステリシス（ｈｙｓｔｅｒｅｓｉｓ）曲線を示
す。ここで、黒色の円形で表示された点は、パッシベー
ション前の分極状態を示し、黒色の三角形で表示された
点は、パッシベーション後の分極状態を示す。このグラ
フから、パッシベーションの後には分極状態が変形され
ることが分かる。すなわち、キャパシタ特性が水素拡散
により低下されることを示す。
【００２５】図１０は、Ｔｉ、ＴｉＮ、Ａｌを水素防止
膜として用いて得た、もう一つのヒステリシス曲線であ
り、黒色の円形、黒色の三角形、白い四角形の点は、各
々、Ｔｉ、ＴｉＮ、Ａｌを水素防止膜として用いた時の
ヒステリシス曲線を示す。キャパシタがＴｉＮ、または
Ａｌを水素防止膜として用いた場合は、水素拡散による
損傷を効果的に防止できなかったが、Ｔｉを水素防止膜
として用いた場合は、ヒステリシス曲線がパッシベーシ
ョン前の曲線とほとんど一致して水素拡散による損傷を
効果的に防止することが分かる。これは、Ｔｉ膜が水素
原子を吸収する効果によるものではなく、Ｔｉ膜内で水
素原子の拡散速度が顕著に減るためである。従って、本
発明は、水素雰囲気中のパッシベーション工程中の水素
拡散による損傷を効果的に防止し得る。
膜として用いて得た、もう一つのヒステリシス曲線であ
り、黒色の円形、黒色の三角形、白い四角形の点は、各
々、Ｔｉ、ＴｉＮ、Ａｌを水素防止膜として用いた時の
ヒステリシス曲線を示す。キャパシタがＴｉＮ、または
Ａｌを水素防止膜として用いた場合は、水素拡散による
損傷を効果的に防止できなかったが、Ｔｉを水素防止膜
として用いた場合は、ヒステリシス曲線がパッシベーシ
ョン前の曲線とほとんど一致して水素拡散による損傷を
効果的に防止することが分かる。これは、Ｔｉ膜が水素
原子を吸収する効果によるものではなく、Ｔｉ膜内で水
素原子の拡散速度が顕著に減るためである。従って、本
発明は、水素雰囲気中のパッシベーション工程中の水素
拡散による損傷を効果的に防止し得る。
【００２６】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００２７】
【発明の効果】上述ように、本発明によって形成された
Ｔｉ金属配線は、水素と水分とがキャパシタ内部に侵入
することを効果的に防止でき、素子の開発を容易にし、
パッシベーション工程の時発生する水素の拡散を抑制す
るための別途の工程が不要である。
Ｔｉ金属配線は、水素と水分とがキャパシタ内部に侵入
することを効果的に防止でき、素子の開発を容易にし、
パッシベーション工程の時発生する水素の拡散を抑制す
るための別途の工程が不要である。
【００２８】また、ＤＲＡＭ素子の金属配線形成の後適
用される工程をＦｅＲＡＭ素子にそのまま適用できるた
め、ＦｅＲＡＭ素子のための別途の後続工程開発が不要
となる経済的な効果がある。
用される工程をＦｅＲＡＭ素子にそのまま適用できるた
め、ＦｅＲＡＭ素子のための別途の後続工程開発が不要
となる経済的な効果がある。
【図１】本発明の第１の実施例によるキャパシタを備え
た半導体素子の断面図である。
た半導体素子の断面図である。
【図２】本発明の第１の実施例によるキャパシタを備え
た半導体素子の製造工程を説明するための断面図であ
る。
た半導体素子の製造工程を説明するための断面図であ
る。
【図３】本発明の第１の実施例によるキャパシタを備え
た半導体素子の製造工程を説明するための断面図であ
る。
た半導体素子の製造工程を説明するための断面図であ
る。
【図４】本発明の第１の実施例によるキャパシタを備え
た半導体素子の製造工程を説明するための断面図であ
る。
た半導体素子の製造工程を説明するための断面図であ
る。
【図５】本発明の第１の実施例によるキャパシタを備え
た半導体素子の製造工程を説明するための断面図であ
る。
た半導体素子の製造工程を説明するための断面図であ
る。
【図６】本発明の第１の実施例によるキャパシタを備え
た半導体素子の製造工程を説明するための断面図であ
る。
た半導体素子の製造工程を説明するための断面図であ
る。
【図７】本発明の第１の実施例によるキャパシタを備え
た半導体素子の製造工程を説明するための断面図であ
る。
た半導体素子の製造工程を説明するための断面図であ
る。
【図８】本発明の第２の実施例によるキャパシタを備え
た半導体素子の断面図である。
た半導体素子の断面図である。
【図９】パッシベーション前後の分極状態を水素拡散防
止膜の組成によって比較して示すグラフである。
止膜の組成によって比較して示すグラフである。
【図１０】パッシベーション前後の分極状態を水素拡散
防止膜の組成によって比較して示すグラフである。
防止膜の組成によって比較して示すグラフである。
１００、２００ 半導体素子 １０２ 半導体基板 １０４ 素子分離膜 １０６ 拡散領域 １０８ ゲート酸化膜 １１０、２１０ 活性マトリックス（活性領域） １１２ ゲートライン １１４ スペーサ １１６ 第１絶縁膜 １１８ バッファ膜 １１８Ａ バッファ １２０ 第１金属膜 １２０Ａ 下部電極 １２２ 誘電膜 １２２Ａ キャパシタ薄膜 １２４ 第２金属膜 １２４Ａ 上部電極 １２５、２２５ ＴｉＮ膜 １２６、２２６ 第２絶縁膜 １２８ 第１開口部 １２８Ａ 上部電極 １３０ 第２開口部 １３２ 第３開口部 １３４、２３４ ビットライン １３６、１３６ 金属配線 １４０、２４０ パッシベーション膜 １５０、２５０ キャパシタ構造 ２３８ 金属配線
Claims (11)
- 【請求項１】 メモリセルに用いられる半導体素子にお
いて、 トランジスタとトランジスタ周辺に形成される第１絶縁
膜とを備えた活性マトリックスと、 下部電極、前記下部電極上に形成されるキャパシタ薄膜
及び前記キャパシタ薄膜上に形成される上部電極とから
なり前記第１絶縁膜上に形成されるキャパシタ構造と、 前記トランジスタと前記キャパシタ構造上に形成される
第２絶縁膜と、 前記トランジスタと前記キャパシタ構造とを電気的に連
結し、前記第２絶縁膜上に形成されるチタニウム（Ｔ
ｉ）金属配線とを含んでなることを特徴とするキャパシ
タを備えた半導体素子。 - 【請求項２】 前記上部電極上に形成され、前記Ｔｉ金
属配線と前記上部電極とを電気的に連結するＴｉＮ付着
膜と、 前記Ｔｉ金属配線上に形成される第２金属配線と、 水素雰囲気中でＰＥＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎ
ｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉ
ｔｉｏｎ）法により前記金属配線上に形成されるパッシ
ベーション（ｐａｓｓｉｖａｔｉｏｎ）膜とをさらに含
んでなることを特徴とする請求項１に記載のキャパシタ
を備えた半導体素子。 - 【請求項３】 前記第２金属配線は、Ｔｉ／ＴｉＮ／Ａ
ｌ、またはＴｉ／ＴｉＮ／Ｗからなることを特徴とする
請求項２に記載のキャパシタを備えた半導体素子。 - 【請求項４】 前記キャパシタ構造は、前記パッシベー
ション膜を形成する間、水素拡散を防止するために前記
Ｔｉ金属配線により完全に覆われることを特徴とする請
求項１に記載のキャパシタを備えた半導体素子。 - 【請求項５】 前記Ｔｉ金属配線は、化学気相蒸着法
（ｃｈｅｍｉｃａｌｖａｐｏｒ ｄｅｐｏｓｉｔｉｏ
ｎ： ＣＶＤ）、または物理気相蒸着法（ｐｈｙｓｉｃ
ａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ： ＰＶＤ）
により形成されることを特徴とする請求項１、２または
４のいずれか記載のキャパシタを備えた半導体素子。 - 【請求項６】 前記キャパシタ薄膜は、ＳＢＴ（ＳｒＢ
ｉＴａＯｘ）、またはＰＺＴ（ＰｂＺｒＴｉＯｘ）のよ
うな強誘電体物質からなることを特徴とする請求項１に
記載のキャパシタを備えた半導体素子。 - 【請求項７】 トランジスタとトランジスタ周辺に形成
される第１絶縁膜とを備える活性マトリックスを提供す
る第１ステップと、 強誘電体物質からなるキャパシタ薄膜を備え、前記第１
絶縁膜上にキャパシタ構造を形成する第２ステップと、 前記キャパシタ構造と前記トランジスタ上とに第２絶縁
膜を形成する第３ステップと、 Ｔｉ金属配線膜を形成し、前記トランジスタと前記キャ
パシタ構造とを電気的に連結するため前記金属配線膜を
所定の第１形態に蝕刻する第４ステップとを含んでなる
ことを特徴とするキャパシタを備えた半導体素子の製造
方法。 - 【請求項８】 前記第４ステップの後、 前記Ｔｉ金属配線と上部電極とを連結するために上部電
極上にＴｉＮ付着膜を形成する第５ステップと、 前記Ｔｉ金属配線上に第２金属配線を形成する第６ステ
ップと、 水素雰囲気中にてＰＥＣＶＤ法を利用して前記金属配線
上にパッシベーション膜を形成する第７ステップとをさ
らに含んでなることを特徴とする請求項７に記載のキャ
パシタを備えた半導体素子の製造方法。 - 【請求項９】 前記第２金属配線は、Ｔｉ／ＴｉＮ／Ａ
ｌ、またはＴｉ／ＴｉＮ／Ｗからなることを特徴とする
請求項８に記載のキャパシタを備えた半導体素子の製造
方法。 - 【請求項１０】 前記キャパシタ構造は、前記パッシベ
ーション膜を形成する間、水素侵入を防止するために前
記Ｔｉ金属配線により完全に覆われることを特徴とする
請求項７に記載のキャパシタを備えた半導体素子の製造
方法。 - 【請求項１１】 前記キャパシタ薄膜は、ＳＢＴ（Ｓｒ
ＢｉＴａＯｘ）、またはＰＺＴ（ＰｂＺｒＴｉＯｘ）の
ような強誘電体からなることを特徴とする請求項７に記
載のキャパシタを備えた半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990050199A KR20010046427A (ko) | 1999-11-12 | 1999-11-12 | 수소 확산을 방지할 수 있는 티타늄 금속배선을 구비하는반도체 메모리 소자 및 그 제조 방법 |
| KR1999/P50199 | 1999-11-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001177069A true JP2001177069A (ja) | 2001-06-29 |
Family
ID=19619784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000344320A Pending JP2001177069A (ja) | 1999-11-12 | 2000-11-10 | キャパシタを備えた半導体素子及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2001177069A (ja) |
| KR (1) | KR20010046427A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914283B2 (en) | 2002-06-25 | 2005-07-05 | Oki Electric Industry Co., Ltd. | Semiconductor element |
| JP2007214600A (ja) * | 2007-05-24 | 2007-08-23 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1999
- 1999-11-12 KR KR1019990050199A patent/KR20010046427A/ko not_active Application Discontinuation
-
2000
- 2000-11-10 JP JP2000344320A patent/JP2001177069A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914283B2 (en) | 2002-06-25 | 2005-07-05 | Oki Electric Industry Co., Ltd. | Semiconductor element |
| JP2007214600A (ja) * | 2007-05-24 | 2007-08-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP4567026B2 (ja) * | 2007-05-24 | 2010-10-20 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010046427A (ko) | 2001-06-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
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