CN100440515C - 半导体装置的制造方法 - Google Patents
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Abstract
本发明公开了一种半导体装置制造方法，由包含在其下层的氢保护铁电电容器。包括：依次形成晶体管、绝缘膜和第一至第三连接孔；分别在上述连接孔上埋入第一至第三导电体；在绝缘膜上和第一至第三导电体上形成第一氢阻挡膜；在第一氢阻挡膜上形成中间层；在第一氢阻挡膜和中间层上形成第四连接孔；在第四连接孔中埋入第四导电体；在中间层上、且与第四导电体重叠的位置上形成层压了下部电极、铁电膜和上部电极的铁电电容器；在包括铁电电容器的上表面和侧面及中间层上表面的整个表面上形成第二氢阻挡膜；除去部分第二氢阻挡膜和中间层；在第二氢阻挡膜上、第二氢阻挡膜和中间层的各自侧面上及第一氢阻挡膜上形成第三氢阻挡膜。
Description
技术领域
本发明涉及具有铁电电容器的半导体装置及半导体装置的制造方法。尤其是通过由包含在其下层的氢保护铁电电容器，使铁电电容器的电气特性难以劣化的半导体装置的制造方法和半导体装置。
背景技术
图5中的各图是用于对具有铁电电容器的半导体装置的现有制造方法进行说明的截面图。首先，如图5(A)所示，利用LOCOS法在硅衬底101上形成元件分离膜102。在元件分离膜102的元件区上开口。接着，通过热氧化硅衬底101，在元件区上形成栅极氧化膜103。接着，在包括栅极氧化膜103上表面的整个表面上形成多晶硅膜，并对该多晶硅膜制作图案。基于此，在栅极氧化膜103上形成栅极104。接着，将栅极104和元件分离膜102作为掩模，在硅衬底101上注入杂质离子。基于此，在硅衬底101上形成低浓度杂质区106a、106b。
接着，在包含栅极氧化膜103上表面的整个表面上形成氧化硅膜，深腐蚀该氧化硅膜。基于此，在栅极104的侧壁上形成侧壁105。接着，将栅极104、侧壁105和元件分离膜102作为掩模，在硅衬底101上注入杂质离子。基于此，在硅衬底101上形成成为源极和漏极的杂质区107a、107b。这样一来，在元件区上形成晶体管。
接着，利用CVD法，在包含晶体管上表面的整个表面上形成层间绝缘膜108。这里的原料气体使用SiH4和TEOS(Si(OC2H5)4)等的含有氢原子的原料。接着，在层间绝缘膜108上涂布感光耐蚀膜(没有图示)，并对该感光耐蚀膜进行露光及显像处理。基于此，在层间绝缘膜108上形成光致抗蚀图。接着，将该光致抗蚀图作为掩模蚀刻层间绝缘膜108。基于此，在层间绝缘膜108上分别形成位于杂质区107a、107b上的接触孔108a、108b，及位于栅极104上的接触孔108c。
其后，除去光致抗蚀图。接着，分别在接触孔108a、108b和108c中及层间绝缘膜108上利用溅射法连续沉积(堆積)Ti膜和TiN膜，以阻挡金属，进而，沉积钨(W)膜。接着，利用CMP(ChemicalMechanical Polishing)或深腐蚀除去层间绝缘膜108上的钨膜、TiN膜和Ti膜。基于此，在接触孔108a、108b和108c的各自中埋入W塞109a、109b和109c。
接着，在W塞109b上和层间绝缘膜108上按照成为下部电极的Pt膜、铁电膜和成为上部电极的Pt膜的顺序层压这些膜。接着，在成为上部电极的Pt膜上形成感光耐蚀膜(没有图示)，并将该感光耐蚀膜进行露光和显像处理。基于此，在成为上部电极的Pt膜上形成光致抗蚀图。接着，将该光致抗蚀图作为掩模蚀刻成为上部电极的Pt膜、铁电膜和成为下部电极的Pt膜。基于此，在W塞109b上形成按照下部电极110a、铁电膜110b、上部电极110c的顺序层压了这些膜的铁电电容器110。其后，除去光致抗蚀图。
因为铁电膜110b含有氧，所以氢、水或氢氧根(以下记载为氢等)一进入到铁电膜110b就恢复原状，从而电气特性退化，为防止这点，在铁电电容器110表面和层间绝缘膜108表面间形成氢阻挡膜111。氢阻挡膜111由诸如Al氧化物或Al氮化物形成。
接着，如图5(B)所示，在氢阻挡膜111上通过CVD法形成第二层间绝缘膜112。这里的原料气体使用SiH4和TEOS等的含有氢原子的材料，铁电电容器110被氢阻挡膜111覆盖，所以氢不能到达铁电电容器110的铁电膜110b。因此，在形成第二层间绝缘膜112时，铁电膜110b不退化，从而铁电电容器110的电气特性不降低。
接着，在第二层间绝缘膜112上涂布感光耐蚀膜(没有图示)，并对该感光耐蚀膜进行露光及显像处理。基于此，在第二层间绝缘膜112上形成光致抗蚀图。接着，将该光致抗蚀图作为掩模蚀刻第二层间绝缘膜112和氢阻挡膜111。基于此，在第二层间绝缘膜112和氢阻挡膜111上形成分别位于W塞109a、109c上的通孔112a、112c，及位于铁电电容器110上的通孔112b。
之后除去光致抗蚀图。接着，分别在通孔112a-112c中、及在第二层间绝缘膜112上利用溅射法连续沉积阻挡金属的Ti膜和TiN膜，进而，沉积钨(W)膜。接着，通过CMP法或深腐蚀除去第二层间绝缘膜112上的钨膜、TiN膜和Ti膜。基于此，分别在通孔112a、112b、112c中埋入W塞113a、113b、113c。
接着，在包含第二层间绝缘膜112上表面和W塞113a-113c上表面的整个表面上形成Al合金膜，蚀刻该Al合金膜。基于此，形成分别与W塞113a、113b、113c连接的Al合金配线114a、114b、114c。
类似于这种制造方法的技术在专利文献1中有记载。
专利文献1：特开2002-176149号公报(图2)
在上述的方法中，氢阻挡膜覆盖在铁电电容器的上表面。因此，即使在铁电电容器形成后的工序中，产生氢等，该氢也难以到达铁电电容器的铁电膜。不过，位于铁电电容器的下方的层间绝缘膜，在形成了铁电电容器后进行加热处理时，氢等有时能够从该层间绝缘膜中脱气。这种情况下，在已脱气的氢等到达铁电电容器的过程中产生的氢有通过层间绝缘膜从硅衬底侧到达铁电电容器的可能。因此，最好由包含在其下层的氢保护铁电电容器。
发明内容
本发明考虑以上情况，其目的在于提供通过由包含在其下层的氢保护铁电电容器，从而铁电电容器的电气特性难以劣化的半导体装置的制造方法和半导体装置。
为了解决上述技术问题，本发明所涉及的半导体装置的制造方法包括以下步骤：在绝缘膜上形成第一氢阻挡膜；在所述第一氢阻挡膜上形成由其内部应力比所述第一氢阻挡膜的内部应力小的膜构成的中间层；在所述第一氢阻挡膜和所述中间层上形成连接孔；将导电体埋入所述连接孔中；在所述中间层上且在所述导电体上形成层压了下部电极、铁电膜和上部电极的铁电电容器；在包括所述铁电电容器的上表面和侧面、以及所述中间层上表面的整个表面上形成第二氢阻挡膜；除去所述第二氢阻挡膜和所述中间层，至少留下位于所述铁电电容器的上表面和侧面上的部分；以及在所述第二氢阻挡膜上、所述第二氢阻挡膜和所述中间层的各自侧面上、以及所述第一氢阻挡膜上形成第三氢阻挡膜。
根据这种半导体装置的制造方法，铁电电容器被第一氢阻挡膜和第二氢阻挡膜以没有间隙的形式包围。因此，即使氢从位于铁电电容器的下方的绝缘膜中脱气，该氢也难以进入到铁电电容器中。因此，铁电电容器的电气特性很难劣化。
此外，当第一氢阻挡膜的内部应力较大时，该内部应力有可能对铁电电容器的电气特性带来影响。因此，优选使第一氢阻挡膜变薄。另一方面，为了将铁电电容器与位于下方的半导体器件或配线连接，需要在第一氢阻挡膜上形成连接孔，并在该连接孔中埋入导电体。在该埋入工序中，第一氢阻挡膜受损，其氢阻挡能力有可能降低。
与此相对，根据上述的半导体装置的制造方法，因为在第一氢阻挡膜上形成由其内部应力比该第一氢阻挡膜的内部应力小的膜构成的中间层，所以第一氢阻挡膜由中间层保护。因此，第一氢阻挡膜的氢阻挡能力难以降低。
此外，也考虑到在中间层中吸藏氢的情况，在上述的半导体制造方法中，在形成第三氢阻挡膜之前，除去中间层，留下位于铁电电容器的下部的部分及其周围部分。因此，氢将更难进入到铁电电容器中。此外，在该除去工序中，也有可能环境中产生氢，但在除去前因为铁电电容器的上表面和侧面被第二氢阻挡膜覆盖，所以，铁电电容器的劣化程度变小。
在将所述导电体埋入所述连接孔的工序中，在所述连接孔中和所述中间层上沉积导电膜，再通过CMP或深腐蚀从所述中间层上除去所述导电膜，从而可以将所述导电体埋入所述连接孔的工序。
在形成第三氢阻挡膜的工序后，还包括以下工序：在所述第三氢阻挡膜上形成第一层间绝缘膜；在所述第一层间绝缘膜、所述第三氢阻挡膜和所述第二氢阻挡膜上形成位于所述铁电电容器上的第二连接孔；以及在所述第二连接孔中埋入第二导电体。
在第一氢阻挡膜的下面形成晶体管，晶体管和铁电电容器的下部电极可以通过所述导电体连接。
本发明涉及的半导体装置的制造方法包括以下工序：在绝缘膜上形成第一氢阻挡膜；在所述第一氢阻挡膜上形成中间层；在所述中间层上形成层压了下部电极、铁电膜和上部电极的铁电电容器；在包括所述铁电电容器的上表面和侧面、以及所述中间层上表面的整个表面上形成第二氢阻挡膜；除去所述第二氢阻挡膜和所述中间层，至少留下位于所述铁电电容器的上表面和侧面的部分；以及在所述第二氢阻挡膜上、所述第二氢阻挡膜和所述中间层的各自侧面上、以及所述第一氢阻挡膜上形成第三氢阻挡膜。
根据该半导体装置的制造方法，铁电电容器由第一氢阻挡膜和第三氢阻挡膜以没有间隙的形式包围。因此，即使氢从位于铁电电容器的下方的绝缘膜脱气时，该氢也难以进入到铁电电容器中。因此，铁电电容器的电气特性难以劣化。
在上述的各半导体装置的制造方法中，通过使用含有氢的初始原料的CVD法形成层间绝缘膜时，本发明能够具有更有益的效果。
所述第一氢阻挡膜例如是氮化硅膜，所述中间层例如是氧化硅膜。此时，所述氮化硅膜的膜厚优选大于等于50nm、且小于等于300nm。
形成所述第二氢阻挡膜的工序是利用溅射法或CVD法形成氧化铝膜的工序。形成所述第三氢阻挡膜的工序是利用溅射法或CVD法形成氧化铝膜的工序。
本发明所涉及的其他的半导体装置的制造方法包括以下工序：形成具有栅极、源极的杂质区和漏极的杂质区的晶体管；在所述晶体管上形成绝缘膜；在所述绝缘膜上形成位于所述栅极上的第一连接孔、及位于所述杂质区上的第二连接孔和第三连接孔；分别在所述第一连接孔、所述第二连接孔、所述第三连接孔上埋入第一导电体、第二导电体和第三导电体；在所述绝缘膜上和所述第一导电体、所述第二导电体和所述第三导电体上形成第一氢阻挡膜；在所述第一氢阻挡膜上形成由其内部应力比所述第一氢阻挡膜的内部应力小的膜构成的中间层；在所述第一氢阻挡膜和所述中间层上形成位于所述第二导电体上的第四连接孔；在所述第四连接孔中埋入第四导电体；在所述中间层上、且与所述第四导电体重叠的位置上形成层压了下部电极、铁电膜和上部电极的铁电电容器；在包括所述铁电电容器的上表面和侧面、以及所述中间层上表面的整个表面上形成第二氢阻挡膜；除去所述第二氢阻挡膜，至少留下位于所述铁电电容器上表面和侧面的部分，除去所述中间层，留下位于下部电极的下面部分和位于经过除去工序后而留下的第二氢阻挡膜的下面的部分；以及在所述第二氢阻挡膜上、所述第二氢阻挡膜和所述中间层的各自侧面上、以及所述第一氢阻挡膜上形成第三氢阻挡膜。
在该半导体装置的制造方法中，在形成所述第三氢阻挡膜的工序后，其还包括以下步骤：在所述第三氢阻挡膜上形成第一层间绝缘膜；在所述第一层间绝缘膜、所述第三氢阻挡膜和所述第一氢阻挡膜上形成分别位于所述第一导电体至第三导电体上的多个第五连接孔，同时，在所述第一层间绝缘膜、所述第三氢阻挡膜和所述第二氢阻挡膜上形成位于所述铁电电容器上的第六连接孔；以及在所述第五连接孔和第六连接孔的各自中分别埋入第五导电体和第六导电体。
本发明所涉及的其他的半导体装置的制造方法包括以下工序：形成具有栅极、源极杂质区和漏极杂质区的晶体管；在所述晶体管上形成绝缘膜；在所述绝缘膜上形成第一氢阻挡膜；在所述第一氢阻挡膜上形成由其内部应力比所述第一氢阻挡膜的内部应力小的膜构成的中间层；在所述中间层上形成按照下部电极、铁电膜和上部电极的顺序层压了下部电极、铁电膜和上部电极的铁电电容器，并使所述下部电极的一部分露出；在包括所述铁电电容器的上表面和侧面，以及所述中间层上表面的整个表面上形成第二氢阻挡膜；除去所述第二氢阻挡膜和所述中间层，至少留下位于所述铁电电容器上表面和侧面的部分；以及在所述第二氢阻挡膜上、所述第二氢阻挡膜和所述中间层的各自侧面上、以及所述第一氢阻挡膜上形成第三氢阻挡膜；在所述第三氢阻挡膜、所述第一氢阻挡膜和所述绝缘膜上形成位于所述栅极上的第一连接孔、分别位于所述杂质区上的第二连接孔和第三连接孔，同时，在所述第三氢阻挡膜和所述第二氢阻挡膜上形成位于所述下部电极上的所述一部分上的第四连接孔和位于所述上部电极上的第五连接孔；以及在所述第三氢阻挡膜上，形成第一配线、第二配线、第三配线和第四配线，所述第一配线通过所述第一连接孔形成与所述栅极连接；所述第二配线通过所述第二连接孔形成与一个所述杂质区连接；所述第三配线分别通过所述第三连接孔和所述第四连接孔分别与另一个所述杂质区和所述下部电极连接；所述第四配线通过所述第五连接孔与所述上部电极连接。
在上述任一项描述的半导体装置的制造方法中，在形成第三氢阻挡膜的工序后，还可以包括加热层间绝缘膜和中间层的工序。在该加热工序中，即使氢等从位于铁电电容器的下方的层间绝缘膜中脱气，该氢也难以进入到铁电电容器中。因此，铁电电容器的电气特性难以劣化。
本发明涉及的半导体装置包括：绝缘膜；形成在所述绝缘膜上的第一氨阻挡膜；中间层，形成在所述第一氢阻挡膜上、并且是内部应力比所述第一氢阻挡膜的内部应力小的膜；形成在所述中间层上的下部电极；形成在所述下部电极上的铁电层；形成在所述铁电层上的上部电极；第二氢阻挡膜，覆盖所述上部电极、所述铁电层和所述下部电极，且其周边部位于所述中间层上；以及第三氢阻挡膜，覆盖所述第二氢阻挡膜和所述中间层，且其周边部位于所述第一氢阻挡膜上。
附图说明
图1(A)是对第一实施例所涉及的半导体装置的制造方法进行说明的截面图；图1(B)是对图1(A)后面的工序进行说明的截面图；图1(C)是对图1(B)后面的工序进行说明的截面图。
图2(A)是对图1(C)后面的工序进行说明的截面图；图2(B)是对图2(A)后面的工序进行说明的截面图；图2(C)是对图2(B)后面的工序进行说明的截面图；图2(D)是对图2(C)后面的工序进行说明的截面图。
图3(A)是对第一实施例所涉及的半导体装置的制造方法进行说明的截面图；图3(B)是对图3(A)后面的工序进行说明的截面图；图3(C)是对图3(B)后面的工序进行说明的截面图。
图4(A)是对图3(C)后面的工序进行说明的截面图；图4(B)是对图4(A)后面的工序进行说明的截面图。
图5(A)是对现有的半导体装置的制造方法进行说明的截面图；图5(B)是对图5(A)后面的工序进行说明的截面图。
具体实施方式
下面，参照附图，对本发明的实施例进行说明。图1和图2中的各图是对第一实施例所涉及的半导体装置的制造方法进行说明的截面图。本实施例是形成叠式铁电存储器的方法。
首先，如图1(A)所示，利用诸如LOCOS法在硅衬底1上形成元件分离膜2。在元件分离膜2的元件区上开口。接着，热氧化硅衬底1。基于此，在位于元件区的硅衬底1上形成栅极氧化膜3。接着，在包括栅极氧化膜3上表面的整个表面上形成多晶硅膜，并对该多晶硅膜制作图案。基于此，在栅极氧化膜3上形成栅极4。接着，将栅极4和元件分离膜2作为掩模，在硅衬底1上注入杂质离子。基于此，在硅衬底1上形成低浓度杂质区6a、6b。
接着，在包含栅极氧化膜3上表面的整个表面上形成氧化硅膜，深腐蚀该氧化硅膜。基于此，在栅极4的侧壁上形成侧壁5。接着，将栅极4、侧壁5和元件分离膜2作为掩模，在硅衬底1上注入杂质离子。基于此，在硅衬底1上形成成为源极的杂质区7a、及成为漏极的杂质区7b。这样一来，在元件区上形成晶体管。
接着，利用CVD法，在包含晶体管上表面的整个表面上形成层间绝缘膜8。层间绝缘膜8将氧化硅作为主要成分，原料气体使用SiH4和TEOS等的含有氢原子的原料。因此，在成膜过程中，产生氢、氢氧根和水(以下简称氢等)，在层间绝缘膜8上吸藏氢等。接着，在层间绝缘膜8上涂布感光耐蚀膜(没有图示)，并将该感光耐蚀膜进行露光及显像处理。基于此，在层间绝缘膜8上形成光致抗蚀图。接着，将该光致抗蚀图作为掩模蚀刻层间绝缘膜8。基于此，在层间绝缘膜8上形成分别位于杂质区7a、7b上的接触孔8a、8b，及位于栅极4上的接触孔8c。
其后，除去光致抗蚀图。接着，分别在接触孔8a、8b和8c中及层间绝缘膜8上利用溅射法按照阻挡金属的Ti膜、TiN膜的顺序连续沉积Ti膜和TiN膜，进而，沉积钨膜。在钨膜的沉积过程中使用下原料气体中包含诸如WF6的CVD法。接着，利用CMP或深腐蚀除去层间绝缘膜8上的钨膜、Ti膜和TiN膜。基于此，分别在接触孔8a、8b和8c中埋入W塞9a、9b和9c。
接着，如图1(B)所示，在包含层间绝缘膜8上表面及W塞9a-9c的整个表面上形成第一氢阻挡膜10。第一氢阻挡膜10例如是氮化硅膜，通过诸如CVD法形成。此外，作为第一氢阻挡膜10的氮化硅膜的厚度优选作为氢阻挡膜发挥作用的最低限度、诸如大于等于50nm、且小于等于300nm。这样一来，能够减小氮化硅膜的内部应力对形成在氮化硅膜的上方的铁电电容器的特性带来的影响。
此外，第一氢阻挡膜10可以是氧化铝膜、氮化铝膜、或氮氧化铝膜。在第一氢阻挡膜10为这些膜的情况下，诸如可以通过溅射法形成第一氢阻挡膜10。由于第一氢阻挡膜10的存在，包含在层间绝缘膜8中的氢等不能移动到上方，从而不能进入到后续工序中形成的铁电电容器中。
接着，在第一氢阻挡膜10上形成中间层11。中间层11优选使用其内部应力比第一氢阻挡膜10的内部应力小的材料，诸如100nm的氧化硅膜。形成中间层11的目的是为了防止在后面的CMP工序或深腐蚀工序中第一氢阻挡膜10局部变薄。而且，中间层11作为氧化硅膜的情况下，通过将SiH4和TEOS等的含有氢原子的气体作为原料的CVD法形成中间层11。
接着，在中间层11上涂布感光耐蚀膜(没有图示)，并对该感光耐蚀膜进行露光及显像处理。基于此，在中间层11上形成光致抗蚀图。接着，将该光致抗蚀图作为掩模，按照中间层11、第一氢阻挡膜10的顺序蚀刻该中间层11和第一氢阻挡膜10。基于此，在中间层11和第一氢阻挡膜10上形成位于钨塞9b上的通孔10a。
之后除去光致抗蚀图。接着，在通孔10a中、及中间层11上利用诸如溅射法，按照Ti膜、TiN膜的顺序，连续沉积阻挡金属的Ti膜、及TiN膜，进而，沉积钨膜。接着，通过CMP法或深腐蚀除去位于中间层11上的钨膜、TiN膜和Ti膜。基于此，在通孔10a中形成位于W塞9b上的W塞12。而且，在通过CMP法或深腐蚀除去钨膜、TiN膜和Ti膜的工序中，往往Ti膜的下层部分地被研磨或被蚀刻。不过，该下层因为不是第一氢阻挡膜10而是中间层11，所以第一氢阻挡膜10没有局部变薄，能够维持其氢阻挡能力。
接着，如图1(C)所示，在W塞12上和中间层11上，通过按照Ir膜、IrOx膜和Pt膜的顺序层压这些膜，形成厚度为200nm的下部导电膜。接着，在下部导电膜上形成厚度为1 50nm-200nm的铁电膜。铁电膜是含有Pb、Zr、Ti、O等的膜(例如PZT膜)，或者是含有Sr、Bi、Ta等的膜(例如SBT膜)等。接着，通过在铁电膜上按照Pt膜、IrOx膜、Ir膜的顺序层压这些膜，形成厚度为200nm的上部导电膜。
接着，在上部导电膜上涂布感光耐蚀膜(没有图示)，并对该感光耐蚀膜进行露光及显像处理。基于此，在上部导电膜上形成光致抗蚀图。接着，将该光致抗蚀图作为掩模，蚀刻上部导电膜、铁电膜和下部导电膜。基于此，在中间层11上表面的与W塞12重叠的位置上形成按照下部电极13a、铁电层13b、上部电极13c的顺序层压了这些层的铁电电容器13。
其后除去光致抗蚀图。接着，在铁电电容器13的上表面和侧面上、及中间层11上形成第二氢阻挡膜14。第二氢阻挡膜14是在不产生氢的工序中成膜的膜诸如氧化铝膜。在第二氢阻挡膜14为氧化铝膜的情况下，通过溅射法或CVD法形成。基于此，氢难以进入到铁电电容器13中。
接着，如图2(A)所示，在第二氢阻挡膜14上涂布感光耐蚀膜(没有图示)，并对该感光耐蚀膜进行露光及显像处理。基于此，在第二氢阻挡膜14上形成光致抗蚀图。接着，将该光致抗蚀图作为掩模蚀刻第二氢阻挡膜14和中间层11。基于此，除去第二氢阻挡膜14和中间层11，只留下铁电电容器13的上表面和侧面、以及中间层11上表面中的与铁电电容器13邻接的部分。
如上所述，当中间层11为氧化硅膜时，通过将SiH4和TEOS等含有氢原子的气体作为原料的CVD法形成中间层11。这种情况下，中间层11往往在内部含有氢等。因此，如同本实施例那样，优选在紧接着铁电电容器13的上表面形成第二氢阻挡膜14之后，除去中间层11中能除去的部分。而且，在除去中间层11的工序中，往往在环境中含有氢等，但是因为铁电电容器13的上表面和侧面被第二氢阻挡膜14覆盖，所以环境中的氢等使铁电电容器13劣化的程度变小。其后除去光致抗蚀图。
接着，如图2(B)所示，在第二氢阻挡膜14上表面及其侧面、中间层11的侧面、以及第一氢阻挡膜10上形成第三氢阻挡膜15。第三氢阻挡膜15是在不产生氢的工序中成膜的膜，诸如氧化铝膜。在第三氢阻挡膜15为氧化铝膜的情况下，通过溅射法或CVD法形成第三氢阻挡膜15。
在这种状态下，铁电电容器13被第一氢阻挡膜10和第三氢阻挡膜15以没有间隙的形式包围。
接着，如图2(C)所示，在第三氢阻挡膜15上形成第二层间绝缘膜16。第二层间绝缘膜16将氧化硅作为主要成分，在原料气体中使用SiH4和TEOS等含有氢原子的气体。因此，在成膜过程中，产生氢等。不过，因为铁电电容器13被第一氢阻挡膜10和第三氢阻挡膜15以没有间隙的形式包围，所以在形成第二层间绝缘膜16的时候，氢等不能进入铁电电容器13中。
接着，在第二层间绝缘膜16上涂布感光耐蚀膜(没有图示)。接着，通过对该感光耐蚀膜进行露光及显像处理，在第二层间绝缘膜16上形成感光耐蚀膜。接着，将该感光耐蚀膜作为掩模，按照第二层间绝缘膜16、第三氢阻挡膜15、第一氢阻挡膜10的顺序蚀刻这些膜。基于此，在第二层间绝缘膜16和第三氢阻挡膜15上形成位于铁电电容器13的13c上的通孔16b。此外，在第二层间绝缘膜16、第三氢阻挡膜15和第一氢阻挡膜10上形成分别位于埋入了层间绝缘膜8的W塞9a、9c上的通孔16a、16c。
接着，如图2(D)所示，分别在通孔16a、16b和16c中及第二层间绝缘膜16上利用诸如溅射法按照阻挡金属的Ti膜、TiN膜的顺序连续沉积Ti膜和TiN膜，进而，沉积钨膜。在钨膜的沉积过程中使用原料气体中包含诸如WF6的CVD法。接着，利用CMP或深腐蚀从第二层间绝缘膜16上表面除去钨膜、Ti膜和TiN膜。基于此，在通孔16b中埋入与铁电电容器13的上部电极13c连接的W塞17b，分别在通孔16a和16c中埋入与W塞9a和9c连接的W塞17a和17c。
接着，分别在第二层间绝缘膜16上和W塞17a、17b和17c上形成Al合金膜。接着，在上Al合金膜上涂布感光耐蚀膜，并对该感光耐蚀膜进行露光及显像处理。基于此，在Al合金膜上形成光致抗蚀图。接着，将该光致抗蚀图作为掩模，蚀刻Al合金膜。基于此，Al合金膜被蚀刻，形成分别通过W塞17a、17b和17c表面的Al合金配线18a、18b和18c。Al合金配线18a通过W塞17a和9a，与成为晶体管的源极的杂质区7a连接。Al合金配线18c通过W塞17c和9c，与晶体管的栅极4连接。Al合金配线18b通过W塞17b，与铁电电容器13的上部电极13c连接。铁电电容器13的下部电极13a通过W塞12和9b，与成为晶体管的漏极的杂质区7b连接。
其后，除去光致抗蚀层。在其后的处理(例如基于CVD法的氧化硅沉积和钨成膜)中，对半导体装置加热。这种时候，有时氢等分别从层间绝缘膜8和第二层间绝缘膜16上脱气。与此相对，铁电电容器13被第一氢阻挡膜10和第三氢阻挡膜15以没有间隙的形式包围。因此脱气的氢等不能进入到铁电电容器13中。而且，即使在其后的处理(例如基于CVD法的氧化硅沉积和钨成膜)中产生氢，该氢也不能进入到铁电电容器13中。
这样的话，根据本实施例，在层间绝缘膜8上形成第一氢阻挡膜10，在第一氢阻挡膜10的上方形成铁电电容器13，而且，将第三氢阻挡膜15形成在铁电电容器13的上表面、侧面，及第一氢阻挡膜10上。因此，铁电电容器13被第一氢阻挡膜10和第三氢阻挡膜15以没有间隙的形式包围。从而，在后面的工序中，即使氢等从层间绝缘膜8、第二层间绝缘膜16上脱气，脱气的氢等也不能进入到铁电电容器13中。而且，即使在铁电电容器13的上方通过将SiH4和TEOS等的含有氢原子的气体作为原料的CVD法形成第二层间绝缘膜16，在成膜过程产生的氢等也不能进入到铁电电容器13中。
因此，铁电电容器13的电气特性难以劣化。
此外，为了减小内部应力，将第一氢阻挡膜10的厚度设定为作为氢阻挡膜发挥作用的最低限度的厚度，但是在第一氢阻挡膜10上形成作为其内部应力比第一氢阻挡膜10的内部应力小的膜的中间层11。因此，在将W塞埋入这些膜的工序中，即使进行CMP和深腐蚀，第一氢阻挡膜10也由中间层11保护，不变薄。因此，第一氢阻挡膜10的氢阻挡能力没有受到损害。
此外，在中间层11吸藏氢等的情况下，中间层11在形成第三氢阻挡膜15之前，除去位于铁电电容器13的下方的部分及其周围部分，通过蚀刻法除去。因此，包含在中间层11中的氢等使铁电电容器13劣化的程度减小。
而且，在除去中间层11的工序中，也有可能在环境中含有氢，但在除去中间层11之前，铁电电容器13的上表面和侧面由第二氢阻挡膜14覆盖。因此，环境中的氢等使铁电电容器13劣化的程度减小。
图3和图4是对本发明的第二实施例所涉及的半导体装置的制造方法进行说明的示意图。本实施例是形成平面铁电存储器的方法。以下，与第一实施例相同的结构标注相同的附图标记，在此省略对其的详细说明。
首先，如图3(A)所示，在硅衬底1上形成元件分离膜2、栅极氧化膜3、栅极4、侧壁5、低浓度杂质区6a、6b、杂质区7a、7b和层间绝缘膜8。这些形成方法与第一实施例相同。接着，按照第一氢阻挡膜10和中间层11的顺序在层间绝缘膜8上表面层压第一氢阻挡膜10和中间层11。这些形成方法也与第一实施例相同。
接着，如图3(B)所示，在中间层11上形成按照Ir膜、IrOx膜和Pt膜的顺序了层压这些膜的下部导电膜。接着，在下部导电膜上形成光致抗蚀图，将该光致抗蚀图作为掩模蚀刻下部导电膜。基于此，对下部导电膜制作图案，在中间层11上形成下部电极13a。
其后，除去光致抗蚀图。接着，在包含下部电极13a上表面的整个表面上形成铁电膜，而且，在其上形成按照Pt膜、IrOx膜和Ir膜的顺序层压了这些膜的上部导电膜。接着，在上部导电膜上形成光致抗蚀图，并将该光致抗蚀图作为掩模，按照上部导电膜和铁电膜的顺序蚀刻上部导电膜和铁电膜。基于此，上部导电膜和铁电膜被蚀刻，在下部电极13a上除去一部分，形成铁电层13b和上部电极13c。
这样一来，在中间层11上形成按照下部电极13a、铁电层13b和上部电极13c的顺序层压了这些膜的铁电电容器13。
接着，在包括铁电电容器13上表面和中间层11上表面的整个表面上形成第二氢阻挡膜14。这个形成方法与第一实施例相同。
接着，如图3(C)所示，除去第二氢阻挡膜14和中间层11，留下铁电电容器13的上表面和侧面，以及中间层11表面中的与铁电电容器13邻接的部分。这种除去方法与第一实施例相同。
接着，形成第三氢阻挡膜15。这种形成方法也与第一实施例相同。在这种状态下，铁电电容器13被第一氢阻挡膜10和第三氢阻挡膜15以没有间隙的形式包围。
接着，如图4(A)所示，在第三氢阻挡膜15上涂布感光抗蚀膜(没有图示)，对该感光抗蚀膜进行露光和显像处理。基于此，在第三氢阻挡膜15上形成光致抗蚀图。
接着，将该光致抗蚀图作为掩模进行蚀刻。
详细地说，在下部电极13a中没有被铁电层13b覆盖的部分上，及上部电极13c上，第三氢阻挡膜15和第二氢阻挡膜14被蚀刻。基于此，分别在下部电极13a和上部电极13c上形成通孔14a、14b。
此外，分别在晶体管的杂质区7a、7b上及栅极4上，第三氢阻挡膜15、第一氢阻挡膜10和层间绝缘膜8被蚀刻。基于此，分别在杂质区7a、7b上及栅极4上形成接触孔8a、8b、8c。
接着，如图4(B)所示，分别在第三氢阻挡膜15上、接触孔8a-8c、及通孔14a、14b中沉积Al合金。接着在该Al合金上涂布感光抗蚀膜，并对该感光抗蚀膜进行露光和显像处理。基于此，在Al合金膜上形成光致抗蚀图。接着，将该光致抗蚀图作为掩模蚀刻Al合金膜。基于此，Al合金膜被蚀刻，形成Al合金配线19a、19b、19c和19d。
Al合金配线19a通过将一部分埋入接触孔8a中，从而与成为源极的杂质区7a连接。Al合金配线19c通过将一部分埋入接触孔8c中，从而与栅极4连接。Al合金配线19d通过将一部分埋入通孔14b中，从而与铁电电容器13的上部电极13c连接。
此外，Al合金配线19b在一部分埋入接触孔8b中的同时，其他部分埋入通孔14a。因此，Al合金配线19b与成为晶体管的漏极的杂质区7b、铁电电容器13的下部电极13a连接。
这样，在本实施例中，铁电电容器13被第一氢阻挡膜10和第三氢阻挡膜15以没有间隙的形式包围。因此，即使在后面的工序中层间绝缘膜8被加热脱气氢等，氢等也不能侵入铁电电容器13的内部。因此，铁电电容器13的电气特性难以劣化。
此外，即使在第三氢阻挡膜15上和Al合金配线19a-19d上通过使用了SiH4和TEOS等的含有氢原子的原料气体的CVD法形成第二层间绝缘膜，在成膜的过程中产生的氢等也不能进入铁电电容器13。
而且，本发明并不限于上述的实施例，在不脱离本发明宗旨的范围内可以有各种变形例。
附图标记说明
1、101 硅衬底 2、102 元件分离膜
3、103 栅极氧化膜 4、104 栅极
5、105 侧壁 6a、6b、106a、106b 低浓度杂质区
7a、7b、107a、107b 杂质区
8、108 层间绝缘膜 8a、8b、108a、108b 接触孔
9a、9b、9c、12、17a、17b、17c、109a、109b、109c、113a、113b、113c W塞
10 第一氢阻挡膜 11 中间层
13、110 铁电电容器 13a、110a 下部电极
13b、铁电层 110b 铁电膜
13c、110c 上部电极 14 第二氢阻挡膜
14a、14b、16a、16b、16c、112a、112b、112c 通孔
15 第三氢阻挡膜 16、112 第二层间绝缘膜
18a、18b、18c、19a、19b、19c、114a、114b、114c Al合金配线
111 氢阻挡膜
Claims (2)
1.一种半导体装置的制造方法，其包括以下工序：
形成具有栅极、源极的杂质区和漏极的杂质区的晶体管；
在所述晶体管上形成绝缘膜；
在所述绝缘膜上形成位于所述栅极上的第一连接孔、及位于所述源极的杂质区上的第二连接孔和位于所述漏极的杂质区上的第三连接孔；
分别在所述第一连接孔、所述第二连接孔、所述第三连接孔上埋入第一导电体、第二导电体、第三导电体；
在所述绝缘膜上和所述第一导电体、所述第二导电体和所述第三导电体上形成第一氢阻挡膜；
在所述第一氢阻挡膜上形成中间层，所述中间层由其内部应力比所述第一氢阻挡膜的内部应力小的膜构成；
在所述第一氢阻挡膜和所述中间层上形成位于所述第二导电体上的第四连接孔；
在所述第四连接孔中埋入第四导电体；
在所述中间层上、且与所述第四导电体重叠的位置上形成层压了下部电极、铁电膜和上部电极的铁电电容器；
在包括所述铁电电容器的上表面和侧面、以及所述中间层上表面的整个表面上形成第二氢阻挡膜；
除去所述第二氢阻挡膜，至少留下位于所述铁电电容器上表面和侧面上的部分，除去所述中间层，留下位于所述下部电极的下面的部分和位于经过除去工序后而留下的所述第二氢阻挡膜的下面的部分；以及
在所述第二氢阻挡膜上、所述第二氢阻挡膜和所述中间层的各自侧面上、以及所述第一氢阻挡膜上形成第三氢阻挡膜。
2.根据权利要求1所述的半导体装置的制造方法，在形成所述第三氢阻挡膜的工序后，其还包括以下工序：
在所述第三氢阻挡膜上形成第一层间绝缘膜；
在所述第一层间绝缘膜、所述第三氢阻挡膜和所述第一氢阻挡膜上形成分别位于所述第一导电体至第三导电体上的多个第五连接孔，同时，在所述第一层间绝缘膜、所述第三氢阻挡膜和所述第二氢阻挡膜上形成位于所述铁电电容器上的第六连接孔；以及
在所述第五连接孔和第六连接孔的各自中分别埋入第五导电体和第六导电体。
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