KR20060048411A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents
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Abstract
강유전체 캐패시터를 그 하층에 포함되는 수소로부터 보호한다. 층간 절연막(8) 상에 제1 수소 배리어막(10) 및 중간층(11)을 형성한다. 중간층(11) 상에 강유전체 캐패시터(13)를 형성하고, 강유전체 캐패시터(13)의 상면 및 측면, 및 중간층(11) 상을 포함하는 전면 상에, 제2 수소 배리어막(14)을 형성한다. 계속해서 제2 수소 배리어막(14) 및 중간층(11)을, 적어도 강유전체 캐패시터(13)의 상면 및 측면에 위치하는 부분을 남기고 제거한다. 계속해서 제2 수소 배리어막(14) 상, 제2 수소 배리어막(14) 및 중간층(11) 각각의 측면 상, 및 제1 수소 배리어막(10) 상에 제3 수소 배리어막(15)을 형성한다.
수소 배리어막, 강유전체 캐패시터, 중간층, 접속 구멍, 절연막, 하부 전극
Description
도 1의 (A)는 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도, (B)는 (A)의 다음 공정을 설명하기 위한 단면도, (C)는 (B)의 다음 공정을 설명하기 위한 단면도.
도 2의 (A)는 도 1의 (C)의 다음 공정을 설명하기 위한 단면도, (B)는 (A)의 다음 공정을 설명하기 위한 단면도, (C)는 (B)의 다음 공정을 설명하기 위한 단면도, (D)는 (C)의 다음 공정을 설명하기 위한 단면도.
도 3의 (A)는 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도, (B)는 (A)의 다음 공정을 설명하기 위한 단면도, (C)는 (B)의 다음 공정을 설명하기 위한 단면도.
도 4의 (A)는 도 3의 (C)의 다음 공정을 설명하기 위한 단면도, (B)는 (A)의 다음 공정을 설명하기 위한 단면도.
도 5의 (A)는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도, (B)는 (A)의 다음 공정을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 101 : 실리콘 기판
2, 102 : 소자 분리막
3, 103 : 게이트 산화막
4, 104 : 게이트 전극
5, 105 : 사이드월
6a, 6b, 106a, 106b : 저농도 불순물 영역
7a, 7b, 107a, 107b : 불순물 영역
8, 108 : 층간 절연막
8a, 8b, 108a, 108b : 컨택트홀
9a, 9b, 9c, 12, 17a, 17b, 17c, 109a, 109b, 109c, 113a, 113b, 113c : W 플러그
10 : 제1 수소 배리어막
11 : 중간층
13, 110 : 강유전체 캐패시터
13a, 110a : 하부 전극
13b, 110b : 강유전체층
13c, 110c : 상부 전극
14 : 제2 수소 배리어막
14a, 14b, 16a, 16b, 16c, 112a, 112b, 112c : 비아홀
15 : 제3 수소 배리어막
16, 112 : 제2 층간 절연막
18a, 18b, 18c, 19a, 19b, 19c, 114a, 114b, 114c : Al 합금 배선
111 : 수소 배리어막
[특허 문헌1] 일본 특개2002-176149호 공보(도 2)
본 발명은, 강유전체 캐패시터를 갖는 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다. 특히 본 발명은, 강유전체 캐패시터를, 그 하층에 포함되는 수소로부터 보호함으로써, 강유전체 캐패시터의 전기적 특성을 열화하기 어렵게 한 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
도 5의 각 도면은 강유전체 캐패시터를 갖는 반도체 장치의 종래의 제조 방법을 설명하기 위한 단면도이다. 우선 도 5의 (A)에 도시한 바와 같이 실리콘 기판(101)에 소자 분리막(102)을, 예를 들면 LOCOS법을 이용하여 형성한다. 소자 분리막(102)은 소자 영역 상이 개구되어 있다. 계속해서, 실리콘 기판(101)을 열산화함으로써, 소자 영역에 게이트 산화막(103)을 형성한다. 계속해서, 게이트 산화막(103) 상을 포함하는 전면 상에 폴리실리콘막을 형성하고, 이 폴리실리콘막을 패터닝한다. 이에 의해, 게이트 산화막(103) 상에는 게이트 전극(104)이 형성된다. 계속해서, 게이트 전극(104) 및 소자 분리막(102)을 마스크로 하여, 실리콘 기판(101)에 불순물 이온을 주입한다. 이에 의해, 실리콘 기판(101)에는 저농도 불순 물 영역(106a, 106b)이 형성된다.
계속해서, 게이트 산화막(103) 상을 포함하는 전면 상에 산화실리콘막을 형성하고, 이 산화실리콘막을 에치백한다. 이에 의해, 게이트 전극(104)의 측벽에는 사이드월(105)이 형성된다. 계속해서, 게이트 전극(104), 사이드월(105) 및 소자 분리막(102)을 마스크로 하여, 실리콘 기판(101)에 불순물 이온을 주입한다. 이에 의해, 실리콘 기판(101)에는, 소스 및 드레인으로 되는 불순물 영역(107a, 107b)이 형성된다. 이와 같이 하여, 소자 영역에는 트랜지스터가 형성된다.
계속해서, 트랜지스터 상을 포함하는 전면 상에, CVD법을 이용하여 층간 절연막(108)을 형성한다. 여기서 원료 가스에는, SiH4나 TEOS(Si(OC2H5)4) 등 수소 원자를 포함하는 것이 이용된다. 계속해서, 층간 절연막(108) 상에 포토레지스트막(도시 생략)을 도포하고, 이 포토레지스트막을 노광 및 현상한다. 이에 의해, 층간 절연막(108) 상에는 레지스트 패턴이 형성된다. 계속해서, 이 레지스트 패턴을 마스크로 하여 층간 절연막(108)을 에칭한다. 이에 의해, 층간 절연막(108)에는, 불순물 영역(107a, 107b) 각각의 상에 위치하는 컨택트홀(108a, 108b), 및 게이트 전극(104) 상에 위치하는 컨택트홀(108c)이 형성된다.
그 후, 레지스트 패턴을 제거한다. 계속해서, 컨택트홀(108a, 108b, 108c) 각각의 내 및 층간 절연막(108) 상에, 배리어 메탈로 되는 Ti막 및 TiN막을, 스퍼터링법을 이용하여 연속 퇴적하고, 또한, 텅스텐(W)막을 퇴적한다. 계속해서, 층간 절연막(108) 상의 텅스텐막, TiN막 및 Ti막을, CMP(Chemical Mechanical Polishing)법 또는 에치백에 의해 제거한다. 이에 의해, 컨택트홀(108a, 108b, 108c) 각각에는, W 플러그(109a, 109b, 109c)가 매립된다.
계속해서, W 플러그(109b) 상 및 층간 절연막(108) 상에, 하부 전극으로 되는 Pt막, 강유전체막, 및 상부 전극으로 되는 Pt막을 이 순서로 적층한다. 계속해서, 상부 전극으로 되는 Pt막 상에 포토레지스트막(도시 생략)을 형성하고, 이 포토레지스트막을 노광 및 현상한다. 이에 의해, 상부 전극으로 되는 Pt막 상에는 레지스트 패턴이 형성된다. 계속해서, 이 레지스트 패턴을 마스크로 하여, Pt막, 강유전체막 및 Pt막을 에칭한다. 이에 의해, W 플러그(109b) 상에는, 하부 전극(110a), 강유전체막(110b), 상부 전극(110c)을 이 순서로 적층한 강유전체 캐패시터(110)가 형성된다. 그 후, 레지스트 패턴을 제거한다.
강유전체막(110b)은 산소를 포함하고 있기 때문에, 수소, 물 또는 수산기(이하, 수소 등으로 기재)가 강유전체막(110b)에 진입하면 환원되어, 전기적 특성이 열화된다. 이것을 방지하기 위해, 강유전체 캐패시터(110) 상 및 층간 절연막(108) 상에는, 수소 배리어막(111)이 형성된다. 수소 배리어막(111)은, 예를 들면 Al 산화물 또는 Al 질화물로 형성된다.
계속해서, 도 5의 (B)에 도시한 바와 같이, 수소 배리어막(111) 상에, 제2 층간 절연막(112)을 CVD법에 의해 형성한다. 여기서 원료 가스에는, SiH4나 TEOS 등 수소 원자를 포함하는 것이 이용되지만, 강유전체 캐패시터(110)는 수소 배리어막(111)에 의해 피복되어 있기 때문에, 강유전체 캐패시터(110)의 강유전체막 (110b)에는 수소가 도달하지 않는다. 이 때문에 제2 층간 절연막(112)을 형성할 때에 강유전체막(110b)은 열화되지 않고, 따라서 강유전체 캐패시터(110)의 전기적 특성은 저하되지 않는다.
계속해서, 제2 층간 절연막(112) 상에 포토레지스트막(도시 생략)을 도포하고, 이 포토레지스트막을 노광 및 현상한다. 이에 의해, 제2 층간 절연막(112) 상에는 레지스트 패턴이 형성된다. 계속해서, 이 레지스트 패턴을 마스크로 하여 제2 층간 절연막(112) 및 수소 배리어막(111)을 에칭한다. 이에 의해, 제2 층간 절연막(112) 및 수소 배리어막(111)에는, W 플러그(109a, 109c) 각각의 상에 위치하는 비아홀(112a, 112c), 및 강유전체 캐패시터(110) 상에 위치하는 비아홀(112b)이 형성된다.
그 후, 레지스트 패턴을 제거한다. 계속해서, 비아홀(112a∼112c) 각각의 내, 및 제2 층간 절연막(112) 상에, 배리어 메탈로 되는 Ti막 및 TiN막을, 스퍼터링법을 이용하여 연속 퇴적하고, 또한, 텅스텐(W)막을 퇴적한다. 계속해서, 제2 층간 절연막(112) 상의 텅스텐막, TiN막 및 Ti막을, CMP법 또는 에치백에 의해 제거한다. 이에 의해, 비아홀(112a, 112b, 112c) 각각에는, W 플러그(113a, 113b, 113c)가 매립된다.
계속해서, 제2 층간 절연막(112) 상 및 W 플러그(113a∼113c) 상을 포함하는 전면 상에 Al 합금막을 형성하고, 이 Al 합금막을 패터닝한다. 이에 의해, W 플러그(113a, 113b, 113c) 각각에 접속하는 Al 합금 배선(114a, 114b, 114c)이 형성된다.
이러한 제조 방법에 유사하는 기술이 특허 문헌1에 기재되어 있다.
상기한 방법에서는, 강유전체 캐패시터의 상면이 수소 배리어막으로 피복되어 있다. 이 때문에, 강유전체 캐패시터 형성 후의 공정에서 수소 등이 생성되어도, 이 수소는, 강유전체 캐패시터의 강유전체막에는 도달하기 어렵다. 그러나, 강유전체 캐패시터의 하방에 위치하는 층간 절연막이, 강유전체 캐패시터를 형성한 후에 가열되면, 이 층간 절연막으로부터 수소 등이 탈가스하는 경우가 있다. 이 경우, 탈가스한 수소 등이 강유전체 캐패시터에 도달하여, 강유전체 캐패시터를 열화시킬 가능성이 있다. 또한, 강유전체 캐패시터 형성 후의 공정에서 생성된 수소가, 실리콘 기판측으로부터, 층간 절연막을 개재하여 강유전체 캐패시터에 도달할 가능성도 있다. 이 때문에, 강유전체 캐패시터를, 그 하층에 포함되는 수소로부터 보호하는 것이 요망된다.
본 발명은 상기한 바와 같은 사정을 고려하여 이루어진 것으로, 그 목적은, 강유전체 캐패시터를 그 하층에 포함되는 수소로부터 보호함으로써, 강유전체 캐패시터의 전기적 특성을 열화하기 어렵게 한 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것에 있다.
상기 과제를 해결하기 위해, 본 발명에 따른, 반도체 장치의 제조 방법은,
절연막 상에 제1 수소 배리어막을 형성하는 공정과,
상기 제1 수소 배리어막 상에, 그 제1 수소 배리어막보다 내부 응력이 낮은 막으로 이루어지는 중간층을 형성하는 공정과,
상기 제1 수소 배리어막 및 상기 중간층에 접속 구멍을 형성하는 공정과,
상기 접속 구멍 내에 도전체를 매립하는 공정과,
상기 중간층 상 또한 상기 도전체 상에, 하부 전극, 강유전체막 및 상부 전극을 적층하는 강유전체 캐패시터를 형성하는 공정과,
상기 강유전체 캐패시터의 상면 및 측면, 및 상기 중간층 상을 포함하는 전면 상에, 제2 수소 배리어막을 형성하는 공정과,
상기 제2 수소 배리어막 및 상기 중간층을, 적어도 상기 강유전체 캐패시터의 상면 및 측면에 위치하는 부분을 남기고 제거하는 공정과,
상기 제2 수소 배리어막 상, 그 제2 수소 배리어막 및 상기 중간층 각각의 측면 상, 및 상기 제1 수소 배리어막 상에, 제3 수소 배리어막을 형성하는 공정
을 구비한다.
이 반도체 장치의 제조 방법에 따르면, 강유전체 캐패시터는, 제1 수소 배리어막 및 제3 수소 배리어막에 의해 간극이 없도록 둘러싸인다. 따라서, 강유전체 캐패시터의 하방에 위치하는 절연막으로부터 수소가 탈가스해도, 이 수소는 강유전체 캐패시터에 진입하기 어렵다. 따라서 강유전체 캐패시터의 전기적 특성은 열화되기 어렵게 된다.
또한, 제1 수소 배리어막의 내부 응력이 큰 경우, 이 내부 응력이 강유전체 캐패시터의 전기적 특성에 영향을 미칠 가능성이 있다. 이 때문에, 제1 수소 배리어막을 얇게 하는 것이 바람직하다. 한편, 강유전체 캐패시터를, 하방에 위치하는 반도체 소자 또는 배선과 접속하기 위해서는, 제1 수소 배리어막에 접속 구멍을 형성하고, 이 접속 구멍에 도전체를 매립할 필요가 있다. 이 매립 공정에서, 제1 수소 배리어막이 손상을 받아, 그 수소 배리어 능력이 저하될 가능성이 있다.
이에 대하여 상기한 반도체 장치의 제조 방법에 따르면, 제1 수소 배리어막 상에, 그 제1 수소 배리어막보다 내부 응력이 낮은 막으로 이루어지는 중간층을 형성하였기 때문에, 제1 수소 배리어막은 중간층에 의해 보호된다. 따라서 제1 수소 배리어막의 수소 배리어 능력은 저하되기 어렵다.
또한, 중간층에 수소가 흡장되어 있는 경우도 생각되지만, 상기한 반도체 장치의 제조 방법에서는, 제3 수소 배리어막을 형성하기 전에, 중간층을, 강유전체 캐패시터 아래에 위치하는 부분 및 그 주위를 남기고, 제거하고 있다. 이 때문에, 강유전체 캐패시터에는 수소가 더욱 진입하기 어렵게 된다. 또한, 이 제거 공정에서 분위기 중에 수소가 발생할 가능성도 있지만, 제거 공정 전에, 강유전체 캐패시터의 상면 및 측면은 제2 수소 배리어막에 의해 피복되어 있기 때문에, 강유전체 캐패시터의 열화 정도는 작아진다.
상기 도전체를 상기 접속 구멍에 매립하는 공정은, 상기 접속 구멍 내 및 상기 중간층 상에 도전막을 퇴적하고, 그 도전막을, CMP 또는 에치백에 의해 상기 중간층 상으로부터 제거함으로써, 상기 도전체를 상기 접속 구멍에 매립하는 공정이어도 된다.
제3 수소 배리어막을 형성하는 공정 후에, 상기 제3 수소 배리어막 상에 제1 층간 절연막을 형성하는 공정과, 상기 제1 층간 절연막, 상기 제3 수소 배리어막 및 상기 제2 수소 배리어막에, 상기 강유전체 캐패시터 상에 위치하는 제2 접속 구멍을 형성하는 공정과, 상기 제2 접속 구멍 내에 제2 도전체를 매립하는 공정을 더 구비해도 된다.
절연막 아래에는 트랜지스터가 형성되어 있고, 트랜지스터와 강유전체 캐패시터는, 도전체를 통해 접속되어 있어도 된다.
본 발명에 따른 다른 반도체 장치의 제조 방법은,
절연막 상에 제1 수소 배리어막을 형성하는 공정과,
상기 제1 수소 배리어막 상에 중간층을 형성하는 공정과,
상기 중간층 상에, 하부 전극, 강유전체막 및 상부 전극을 적층한 강유전체 캐패시터를 형성하는 공정과,
상기 강유전체 캐패시터의 상면 및 측면, 및 상기 중간층 상을 포함하는 전면 상에, 제2 수소 배리어막을 형성하는 공정과,
상기 제2 수소 배리어막 및 상기 중간층을, 적어도 상기 강유전체 캐패시터의 상면 및 측면에 위치하는 부분을 남기고 제거하는 공정과,
상기 제2 수소 배리어막 상, 그 제2 수소 배리어막 및 상기 중간층 각각의 측면 상, 및 상기 제1 수소 배리어막 상에, 제3 수소 배리어막을 형성하는 공정
을 구비한다.
이 반도체 장치의 제조 방법에 따르면, 강유전체 캐패시터는, 제1 수소 배리어막 및 제3 수소 배리어막에 의해 간극이 없도록 둘러싸인다. 따라서, 강유전체 캐패시터의 하방에 위치하는 절연막으로부터 수소가 탈가스해도, 이 수소는 강유전 체 캐패시터에 진입하기 어렵다. 따라서 강유전체 캐패시터의 전기적 특성은 열화되기 어렵게 된다.
상기한 각각의 반도체 장치의 제조 방법에서, 층간 절연막이, 출발 원료에 수소를 포함하는 출발 원료를 이용한 CVD법에 의해 형성되어 있는 경우, 본 발명은 특히 효과를 발휘한다.
제1 수소 배리어막은 예를 들면 질화실리콘막이고, 중간층은 예를 들면 산화실리콘막이다. 이 경우, 질화실리콘막의 막 두께는, 바람직하게는 50㎚ 이상 300㎚ 이하이다.
제2 수소 배리어막을 형성하는 공정은, 예를 들면 스퍼터링법 또는 CVD법에 의해 산화알루미늄막을 형성하는 공정이다. 또한 제3 수소 배리어막을 형성하는 공정은, 예를 들면 스퍼터링법 또는 CVD법에 의해 산화알루미늄막을 형성하는 공정이다.
본 발명에 따른 다른 반도체 장치의 제조 방법은,
게이트 전극, 및 소스 및 드레인 각각의 불순물 영역을 갖는 트랜지스터를 형성하는 공정과,
상기 트랜지스터 상에 절연막을 형성하는 공정과,
상기 절연막에, 상기 게이트 전극 상에 위치하는 제1 접속 구멍, 및 상기 불순물 영역 상에 위치하는 제2 및 제3 접속 구멍을 형성하는 공정과,
상기 제1 내지 제3 접속 구멍 각각에 제1 내지 제3 도전체를 매립하는 공정과,
상기 절연막 상 및 상기 제1 내지 제3 도전체 상에, 제1 수소 배리어막을 형성하는 공정과,
상기 제1 수소 배리어막 상에, 그 제1 수소 배리어막보다 내부 응력이 낮은 막으로 이루어지는 중간층을 형성하는 공정과,
상기 제1 수소 배리어막 및 상기 중간층에, 상기 제2 도전체 상에 위치하는 제4 접속 구멍을 형성하는 공정과,
상기 제4 접속 구멍 내에 제4 도전체를 매립하는 공정과,
상기 중간층 상 또한 상기 제4 도전체와 중첩되는 위치에, 하부 전극, 강유전체막 및 상부 전극을 적층한 강유전체 캐패시터를 형성하는 공정과,
상기 강유전체 캐패시터의 상면 및 측면, 및 상기 중간층 상을 포함하는 전면 상에, 제2 수소 배리어막을 형성하는 공정과,
상기 제2 수소 배리어막 및 상기 중간층을, 적어도 상기 강유전체 캐패시터상 및 측면에 위치하는 부분을 남기고 제거하는 공정과,
상기 제2 수소 배리어막 상, 그 제2 수소 배리어막 및 상기 중간층 각각의 측면 상, 및 상기 제1 수소 배리어막 상에, 제3 수소 배리어막을 형성하는 공정
을 구비한다.
이 반도체 장치의 제조 방법에서, 상기 제3 수소 배리어막을 형성하는 공정 후에, 상기 제3 수소 배리어막 상에 제1 층간 절연막을 형성하는 공정과, 상기 제1 층간 절연막, 상기 제3 수소 배리어막 및 상기 제1 수소 배리어막에, 상기 제1 및 제3 도전체 각각 상에 위치하는 복수의 제5 접속 구멍을 형성함과 함께, 상기 제1 층간 절연막, 상기 제3 수소 배리어막 및 상기 제2 수소 배리어막에, 상기 강유전체 캐패시터 상에 위치하는 제6 접속 구멍을 형성하는 공정과, 상기 제5 및 제6 접속 구멍 각각의 내 각각에, 제5 및 제6 도전체를 매립하는 공정을 더 구비해도 된다.
본 발명에 따른 다른 반도체 장치의 제조 방법은,
게이트 전극, 및 소스 및 드레인 각각의 불순물 영역을 갖는 트랜지스터를 형성하는 공정과,
상기 트랜지스터 상에 절연막을 형성하는 공정과,
상기 절연막 상에 제1 수소 배리어막을 형성하는 공정과,
상기 제1 수소 배리어막 상에, 그 제1 수소 배리어막보다 내부 응력이 낮은 막으로 이루어지는 중간층을 형성하는 공정과,
상기 중간층 상에, 하부 전극, 강유전체막 및 상부 전극을 이 순서로 적층한 강유전체 캐패시터를, 상기 하부 전극의 일부분이 노출되도록 형성하는 공정과,
상기 강유전체 캐패시터의 상면 및 측면, 및 상기 중간층 상을 포함하는 전면 상에, 제2 수소 배리어막을 형성하는 공정과,
상기 제2 수소 배리어막 및 상기 중간층을, 적어도 상기 강유전체 캐패시터 상 및 측면에 위치하는 부분을 남기고 제거하는 공정과,
상기 제2 수소 배리어막 상, 그 제2 수소 배리어막 및 상기 중간층 각각의 측면 상, 및 상기 제1 수소 배리어막 상에, 제3 수소 배리어막을 형성하는 공정과,
상기 제3 수소 배리어막, 상기 제1 수소 배리어막 및 상기 절연막에, 상기 게이트 전극 상에 위치하는 제1 접속 구멍, 상기 불순물 영역 각각 상에 위치하는 제2 및 제3 접속 구멍을 형성함과 함께, 상기 제3 수소 배리어막 및 상기 제2 수소 배리어막에, 상기 하부 전극 상의 상기 일부분 상에 위치하는 제4 접속 구멍, 및 상기 상부 전극 상에 위치하는 제5 접속 구멍을 형성하는 공정과,
상기 제3 수소 배리어막 상에,
상기 제1 접속 구멍을 통해 상기 게이트 전극에 접속하는 제1 배선,
상기 제2 접속 구멍을 통해 한쪽의 상기 불순물 영역에 접속하는 제2 배선,
상기 제3 접속 구멍 및 상기 제4 접속 구멍 각각을 통해 다른쪽의 상기 불순물 영역 및 상기 하부 전극 각각에 접속하는 제3 배선, 및,
상기 제5 접속 구멍을 통해 상기 상부 전극에 접속하는 제4 배선을 형성하는 공정
을 구비한다.
상기한 어느 반도체 장치의 제조 방법에서도, 제3 수소 배리어막을 형성하는 공정 후에, 층간 절연막 및 중간층이 가열되는 공정을 더 구비해도 된다. 이 가열 공정에서, 강유전체 캐패시터의 하방에 위치하는 층간 절연막으로부터 수소 등이 탈가스해도, 이 수소 등은 강유전체 캐패시터에 진입하기 어렵다. 따라서, 강유전체 캐패시터의 전기적 특성은 열화되기 어렵게 된다.
본 발명에 따른 반도체 장치는,
절연막과,
상기 절연막 상에 형성된 제1 수소 배리어막과,
상기 제1 수소 배리어막 상에 형성되며, 상기 제1 수소 배리어막보다 내부 응력이 낮은 막인 중간층과,
상기 중간층 상에 형성된 하부 전극과,
상기 하부 전극 상에 형성된 강유전체층과,
상기 강유전체층 상에 형성된 상부 전극과,
상기 상부 전극, 상기 강유전체층 및 상기 하부 전극을 피복하여, 주연부가 상기 중간층 상에 위치하는 제2 수소 배리어막과,
상기 제2 수소 배리어막 및 상기 중간층을 피복하여, 주연부가 상기 제1 수소 배리어막 상에 위치하는 제3 수소 배리어막
을 구비한다.
<실시예>
이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 도 1 및 도 2의 각 도면은, 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 본 실시예는, 스택형의 강유전체 메모리를 형성하는 방법이다.
우선, 도 1의 (A)에 도시한 바와 같이, 실리콘 기판(1)에 소자 분리막(2)을, 예를 들면 LOCOS법을 이용하여 형성한다. 소자 분리막(2)은, 소자 영역 상이 개구되어 있다. 계속해서, 실리콘 기판(1)을 열산화한다. 이에 의해, 소자 영역에 위치하는 실리콘 기판(1) 상에는, 게이트 산화막(3)이 형성된다. 계속해서, 게이트 산화막(3) 상을 포함하는 전면 상에 폴리실리콘막을 형성하고, 이 폴리실리콘막을 패터닝한다. 이에 의해, 게이트 산화막(3) 상에는 게이트 전극(4)이 형성된다. 계속해서, 게이트 전극(4) 및 소자 분리막(2)을 마스크로 하여, 실리콘 기판(1)에 불순물 이온을 주입한다. 이에 의해, 실리콘 기판(1)에는 저농도 불순물 영역(6a, 6b)이 형성된다.
계속해서, 게이트 산화막(3) 상을 포함하는 전면 상에 산화실리콘막을 형성하고, 이 산화실리콘막을 에치백한다. 이에 의해, 게이트 전극(4)의 측벽에는 사이드월(5)이 형성된다. 계속해서, 게이트 전극(4), 사이드월(5) 및 소자 분리막(2)을 마스크로 하여, 실리콘 기판(1)에 불순물 이온을 주입한다. 이에 의해, 실리콘 기판(1)에는, 소스로 되는 불순물 영역(7a), 및 드레인으로 되는 불순물 영역(7b)이 형성된다. 이와 같이 하여, 소자 영역에는 트랜지스터가 형성된다.
계속해서, 트랜지스터 상을 포함하는 전면 상에, CVD법을 이용하여 층간 절연막(8)을 형성한다. 층간 절연막(8)은 산화실리콘을 주성분으로 하고 있으며, 원료 가스에는, SiH4나 TEOS 등 수소 원자를 포함하는 것이 이용된다. 이 때문에, 성막 내에 수소, 수산기 및 물(이하 수소 등으로 기재)이 발생하고, 층간 절연막(8)에는 수소 등이 흡장된다. 계속해서, 층간 절연막(8) 상에 포토레지스트막(도시 생략)을 도포하고, 이 포토레지스트막을 노광 및 현상한다. 이에 의해, 층간 절연막(8) 상에는 레지스트 패턴이 형성된다. 계속해서, 이 레지스트 패턴을 마스크로 하여 층간 절연막(8)을 에칭한다. 이에 의해, 층간 절연막(8)에는, 불순물 영역(7a, 7b) 각각의 상에 위치하는 컨택트홀(8a, 8b), 및 게이트 전극(4) 상에 위치하는 컨택트홀(8c)이 형성된다.
그 후, 레지스트 패턴을 제거한다. 계속해서, 컨택트홀(8a, 8b, 8c) 각각의 내 및 층간 절연막(8) 상에, 배리어 메탈로 되는 Ti막, TiN막을 이 순서로, 스퍼터링법을 이용하여 연속 퇴적하고, 또한, 텅스텐막을 퇴적한다. 텅스텐막의 퇴적에는, 예를 들면 WF6을 원료 가스에 포함하는 CVD법이 이용된다. 계속해서, 층간 절연막(8) 상의 텅스텐막, TiN막 및 Ti막을, CMP법 또는 에치백에 의해 제거한다. 이에 의해, 컨택트홀(8a, 8b, 8c) 각각에는 W 플러그(9a, 9b, 9c)가 매립된다.
계속해서, 도 1의 (B)에 도시한 바와 같이, 층간 절연막(8) 상 및 W 플러그(9a∼9c) 상을 포함하는 전면 상에, 제1 수소 배리어막(10)을 형성한다. 제1 수소 배리어막(10)은, 예를 들면 질화실리콘막으로, 예를 들면 CVD법에 의해 형성된다. 또한, 제1 수소 배리어막(10)으로서의 질화실리콘막은, 수소 배리어막으로서 기능하는 최저한의 두께, 예를 들면 50㎚ 이상 300㎚ 이하로 하는 것이 바람직하다. 이와 같이 하면, 질화실리콘막의 내부 응력이, 질화실리콘막의 상방에 형성되는 강유전체 캐패시터의 특성에 미치는 영향을 작게 할 수 있다.
또한, 제1 수소 배리어막(10)은, 산화알루미늄막, 질화알루미늄막 또는 질화산화알루미늄막이어도 된다. 이들의 경우, 제1 수소 배리어막(10)은, 예를 들면 스퍼터링법에 의해 형성된다. 제1 수소 배리어막(10)에 의해, 층간 절연막(8)에 포함되는 수소 등은, 상방으로 이동할 수 없게 되어, 후 공정에서 형성되는 강유전체 캐패시터에 진입하지 않게 된다.
계속해서, 제1 수소 배리어막(10) 상에 중간층(11)을 형성한다. 중간층(11) 은, 제1 수소 배리어막(10)보다 내부 응력이 낮은 재료를 이용하는 것이 바람직하고, 예를 들면 100㎚의 산화실리콘막이다. 중간층(11)을 형성하는 이유는, 후의 CMP 공정 또는 에치백 공정에서, 제1 수소 배리어막(10)이 부분적으로 얇아지는 것을 방지하기 위해서이다. 또한, 중간층(11)이 산화실리콘막인 경우, 중간층(11)은, SiH4나 TEOS 등 수소 원자를 포함하는 가스를 원료 가스로 한 CVD법에 의해 형성된다.
계속해서, 중간층(11) 상에 포토레지스트막(도시 생략)을 도포하고, 이 포토레지스트막을 노광 및 현상한다. 이에 의해, 중간층(11) 상에는 레지스트 패턴이 형성된다. 계속해서, 이 레지스트 패턴을 마스크로 하여, 중간층(11), 제1 수소 배리어막(10)을 이 순서로 에칭한다. 이에 의해, 중간층(11) 및 제1 수소 배리어막(10)에는, W 플러그(9b) 상에 위치하는 비아홀(10a)이 형성된다.
그 후, 레지스트 패턴을 제거한다. 계속해서, 비아홀(10a) 내 및 중간층(11) 상에, 배리어 메탈로 되는 Ti막 및 TiN막을, 이 순서로, 예를 들면 스퍼터링법을 이용하여 연속 퇴적하고, 또한 텅스텐막을 퇴적한다. 텅스텐막의 퇴적에는, 예를 들면 WF6을 원료 가스에 포함하는 CVD법이 이용된다. 계속해서, 중간층(11) 상에 위치하는 텅스텐막, TiN막 및 Ti막을, CMP법 또는 에치백에 의해 제거한다. 이에 의해 비아홀(10a)에는, W 플러그(9b) 상에 위치하는 W 플러그(12)가 형성된다. 또한, 텅스텐막, TiN막 및 Ti막을, CMP 또는 에치백하는 공정에서, Ti막의 하층이 부분적으로 연마 또는 에칭되는 경우도 있다. 그러나 이 하층은, 제1 수소 배리어막(10)이 아니라 중간층(11)이기 때문에, 제1 수소 배리어막(10)이 부분적으로 얇게 되지 않아, 그 수소 배리어 능력은 유지된다.
계속해서, 도 1의 (C)에 도시한 바와 같이, W 플러그(12) 상 및 중간층(11) 상에, Ir막, IrOx막 및 Pt막을 이 순서로 적층함으로써, 두께 200㎚의 하부 도전막을 형성한다. 계속해서, 하부 도전막 상에, 두께 150㎚∼200㎚의 강유전체막을 형성한다. 강유전체막은, Pb, Zr, Ti, O 등을 함유하고 있는 막(예를 들면 PZT막), 또는 Sr, Bi, Ta 등을 함유하고 있는 막(예를 들면 SBT막) 등이다. 계속해서, 강유전체막 상에, Pt막, IrOx 막 및 Ir막을 이 순서로 적층함으로써, 두께 200㎚의 상부 도전막을 형성한다.
계속해서 상부 도전막 상에 포토레지스트막(도시 생략)을 도포하고, 이 포토레지스트막을 노광 및 현상한다. 이에 의해, 상부 도전막 상에는 레지스트 패턴이 형성된다. 계속해서, 이 레지스트 패턴을 마스크로 하여 상부 도전막, 강유전체막 및 하부 도전막을 에칭한다. 이에 의해, 중간층(11) 상의 W 플러그(12)와 중첩되는 위치에는, 하부 전극(13a), 강유전체층(13b) 및 상부 전극(13c)을 이 순서로 적층한 강유전체 캐패시터(13)가 형성된다.
그 후, 레지스트 패턴을 제거한다. 계속해서, 강유전체 캐패시터(13)의 상면 및 측면, 및 중간층(11) 상에 제2 수소 배리어막(14)을 형성한다. 제2 수소 배리어막(14)은, 수소가 발생하지 않는 프로세스로 성막되는 막, 예를 들면 산화알루미늄막이다. 제2 수소 배리어막(14)은, 산화알루미늄막인 경우에는, 스퍼터링법 또는 CVD법에 의해 형성된다. 이에 의해, 강유전체 캐패시터(13)에는 수소가 들어가기 어렵게 된다.
계속해서, 도 2의 (A)에 도시한 바와 같이, 제2 수소 배리어막(14) 상에 포토레지스트막(도시 생략)을 도포하고, 이 포토레지스트막을 노광 및 현상한다. 이에 의해, 제2 수소 배리어막(14) 상에는 레지스트 패턴이 형성된다. 계속해서, 이 레지스트 패턴을 마스크로 하여, 제2 수소 배리어막(14) 및 중간층(11)을 에칭한다. 이에 의해, 제2 수소 배리어막(14) 및 중간층(11)은, 강유전체 캐패시터(13)의 상면 및 측면, 및 중간층(11) 상 중 강유전체 캐패시터(13)에 인접하는 부분을 남기고, 제거된다.
상술한 바와 같이, 중간층(11)이 산화실리콘막인 경우, 중간층(11)은 SiH4나 TEOS 등 수소 원자를 포함하는 가스를 원료 가스로 한 CVD법에 의해 형성된다. 이 경우, 중간층(11)은, 내부에 수소 등을 함유하고 있는 경우가 있다. 이 때문에, 본 실시예와 같이, 강유전체 캐패시터(13)의 상면에 제2 수소 배리어막(14)을 형성한 직후에, 중간층(11) 중 제거할 수 있는 부분을 제거하는 것이 바람직하다. 또한, 중간층(11)을 제거하는 공정에서, 분위기 중에 수소 등이 포함되는 경우도 있지만, 강유전체 캐패시터(13)의 상면 및 측면은 제2 수소 배리어막(14)으로 피복되어 있기 때문에, 분위기 내의 수소 등이 강유전체 캐패시터(13)를 열화시키는 정도는 작아진다. 그 후, 레지스트 패턴을 제거한다.
계속해서, 도 2의 (B)에 도시한 바와 같이, 제2 수소 배리어막(14) 상 및 그 측면, 중간층(11)의 측면, 및 제1 수소 배리어막(10) 상에, 제3 수소 배리어막(15)을 형성한다. 제3 수소 배리어막(15)은, 수소가 발생하지 않는 프로세스로 성막되는 막, 예를 들면 산화알루미늄막이다. 제3 수소 배리어막(15)은, 산화알루미늄막인 경우에는 스퍼터링법 또는 CVD법에 의해 형성된다.
이 상태에서, 강유전체 캐패시터(13)는, 제1 수소 배리어막(10) 및 제3 수소 배리어막(15)에 의해 간극이 없도록 둘러싸여 있다.
계속해서, 도 2의 (C)에 도시한 바와 같이, 제3 수소 배리어막(15) 상에, 제2 층간 절연막(16)을 형성한다. 제2 층간 절연막(16)은 산화실리콘을 주성분으로 하고 있으며, 원료 가스에는, SiH4나 TEOS 등 수소 원자를 포함하는 것이 이용된다. 이 때문에, 성막 과정에서 수소 등이 발생한다. 단, 강유전체 캐패시터(13)는, 제1 수소 배리어막(10) 및 제3 수소 배리어막(15)에 의해 간극이 없도록 둘러싸여 있기 때문에, 제2 층간 절연막(16)을 형성할 때에, 수소 등은 강유전체 캐패시터(13)에 진입할 수 없다.
계속해서, 제2 층간 절연막(16) 상에 포토레지스트막(도시 생략)을 도포한다. 계속해서, 이 포토레지스트막을 노광 및 현상함으로써, 제2 층간 절연막(16) 상에 포토레지스트막을 형성한다. 계속해서, 이 포토레지스트막을 마스크로 하여, 제2 층간 절연막(16), 제3 수소 배리어막(15) 및 제1 수소 배리어막(10)을, 이 순서로 에칭한다. 이에 의해, 제2 층간 절연막(16) 및 제3 수소 배리어막(15)에는, 강유전체 캐패시터(13)의 상부 전극(13c) 상에 위치하는 비아홀(16b)이 형성된다. 또한 제2 층간 절연막(16), 제3 수소 배리어막(15) 및 제1 수소 배리어막(10)에는, 층간 절연막(8)에 매립된 W 플러그(9a, 9c) 각각의 상에 위치하는 비아홀(16a, 16c)이 형성된다.
계속해서, 도 2의 (D)에 도시한 바와 같이, 비아홀(16a, 16b, 16c) 각각의 내 및 제2 층간 절연막(16) 상에, 배리어 메탈로 되는 Ti막 및 TiN막을, 이 순서로, 예를 들면 스퍼터링법을 이용하여 연속 퇴적하고, 또한, 텅스텐막을 형성한다. 텅스텐막의 퇴적에는, 예를 들면 WF6을 원료 가스에 포함하는 CVD법이 이용된다. 계속해서, 텅스텐막, TiN막 및 Ti막을, 제2 층간 절연막(16) 상으로부터 CMP 또는 에치백을 이용하여 제거한다. 이에 의해, 비아홀(16b)에는, 강유전체 캐패시터(13)의 상부 전극(13c)에 접속하는 W 플러그(17b)가 매립되며, 비아홀(16a, 16c) 각각에는, W 플러그(9a, 9c)에 접속하는 W 플러그(17a, 17c)가 매립된다.
계속해서, 제2 층간 절연막(16) 상 및 W 플러그(17a, 17b, 17c) 각각 상에 Al 합금막을 형성한다. 계속해서, Al 합금막 상에 포토레지스트막을 도포하고, 이 포토레지스트막을 노광 및 현상한다. 이에 의해, Al 합금막 상에는 레지스트 패턴이 형성된다. 계속해서, 이 레지스트 패턴을 마스크로 하여 Al 합금막을 에칭한다. 이에 의해, Al 합금막이 패터닝되어, W 플러그(17a, 17b, 17c) 각각의 상을 통과하는 Al 합금 배선(18a, 18b, 18c)이 형성된다. Al 합금 배선(18a)은, W 플러그(17a, 9a)를 통해, 트랜지스터의 소스로 되는 불순물 영역(7a)에 접속한다. Al 합금 배선(18c)은, W 플러그(17c, 9c)를 통해, 트랜지스터의 게이트 전극(4)에 접 속한다. Al 합금 배선(18b)은, W 플러그(17b)를 통해 강유전체 캐패시터(13)의 상부 전극(13c)에 접속한다. 또한, 강유전체 캐패시터(13)의 하부 전극(13a)은, W 플러그(12, 9b)를 통해, 트랜지스터의 드레인으로 되는 불순물 영역(7b)에 접속하고 있다.
그 후, 레지스트 패턴을 제거한다. 이 후의 처리(예를 들면 CVD법에 의한 산화실리콘 퇴적이나 텅스텐 성막)에서, 반도체 장치에 열이 가해진다. 이 때 층간 절연막(8) 및 제2 층간 절연막(16) 각각으로부터 수소 등이 탈가스하는 경우가 있다. 이에 대하여, 강유전체 캐패시터(13)는, 제1 및 제3 수소 배리어막(10, 15)에 의해 간극이 없도록 둘러싸여 있다. 따라서, 탈가스한 수소 등은 강유전체 캐패시터(13)에 진입하지 않는다. 또한, 이 후의 처리(예를 들면 CVD법에 의한 산화실리콘 퇴적이나 텅스텐 성막)에서 수소가 발생해도, 이 수소는, 강유전체 캐패시터(13)의 하측으로부터 강유전체 캐패시터(13)에 진입하지 않는다.
이와 같이, 본 실시예에 따르면, 층간 절연막(8) 상에 제1 수소 배리어막(10)을 형성하고, 제1 수소 배리어막(10)의 상방에 강유전체 캐패시터(13)를 형성하며, 또한 제3 수소 배리어막(15)을 강유전체 캐패시터(13)의 상면, 측면 및 제1 수소 배리어막(10) 상에 형성하고 있다. 이 때문에, 강유전체 캐패시터(13)는 제1 및 제3 수소 배리어막(10, 15)에 간극이 없도록 둘러싸인다. 따라서, 후의 공정에서 층간 절연막(8, 16)으로부터 수소 등이 탈가스해도, 탈가스한 수소 등은, 강유전체 캐패시터(13)에 진입하지 않는다. 또한, 강유전체 캐패시터(13)의 상방에, 제2 층간 절연막(16)을, SiH4나 TEOS 등 수소를 포함하는 원료 가스를 이용한 CVD법에 의해 형성해도, 성막 과정에서 발생하는 수소 등은, 강유전체 캐패시터(13)에 진입하지 않는다.
따라서, 강유전체 캐패시터(13)는 전기적 특성이 열화되기 어렵게 된다.
또한, 제1 수소 배리어막(10)의 두께를, 내부 응력을 작게 하기 위해, 수소 배리어막으로서 기능하는 최저한의 두께로 하고 있지만, 제1 수소 배리어막(10) 상에는 제1 수소 배리어막(10)보다 내부 응력이 작은 막인 중간층(11)이 형성되어 있다. 이 때문에, 이들 막에 W 플러그를 매립하는 공정에서, CMP나 에치백이 행해져도, 제1 수소 배리어막(10)은 중간층(11)에 의해 보호되어, 얇아지지 않는다. 이 때문에, 제1 수소 배리어막(10)의 수소 배리어 능력은 손상되지 않는다.
또한, 중간층(11)에 수소 등이 흡장되어 있는 경우도 있지만, 중간층(11)은, 제3 수소 배리어막(15)이 형성되기 전에, 강유전체 캐패시터(13)의 하방에 위치하는 부분 및 그 주위를 제외하고, 에칭에 의해 제거되어 있다. 이 때문에, 중간층(11)에 포함되는 수소 등이 강유전체 캐패시터(13)를 열화시키는 정도는 작아진다.
또한, 중간층(11)을 제거하는 공정에서, 분위기 중에 수소 등이 포함될 가능성도 있지만, 강유전체 캐패시터(13)의 상면 및 측면은, 중간층(11)이 제거되기 전에 제2 수소 배리어막(14)에 의해 피복되어 있다. 따라서, 분위기 중의 수소 등이 강유전체 캐패시터(13)를 열화시키는 정도는 작아진다.
도 3 및 도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설 명하기 위한 단면도이다. 본 실시예는, 플래너형의 강유전체 메모리를 형성하는 방법이다. 이하, 제1 실시예와 동일한 구성에 대해서는 동일한 부호를 붙이고, 설명을 생략한다.
우선, 도 3의 (A)에 도시한 바와 같이, 실리콘 기판(1)에, 소자 분리막(2), 게이트 산화막(3), 게이트 전극(4), 사이드월(5), 저농도 불순물 영역(6a, 6b), 불순물 영역(7a, 7b), 및 층간 절연막(8)을 형성한다. 이들 형성 방법은, 제1 실시예와 동일하다.
계속해서, 층간 절연막(8) 상에, 제1 수소 배리어막(10) 및 중간층(11)을, 이 순서로 적층한다. 이들 형성 방법도 제1 실시예와 동일하다.
계속해서, 도 3의 (B)에 도시한 바와 같이, 중간층(11) 상에, Ir막, IrOx막 및 Pt막을 이 순서로 적층한 하부 도전막을 형성한다. 계속해서, 하부 도전막 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 하부 도전막을 에칭한다. 이에 의해, 하부 도전막은 패터닝되어, 중간층(11) 상에는 하부 전극(13a)이 형성된다.
그 후, 레지스트 패턴을 제거한다. 계속해서, 하부 전극(13a) 상을 포함하는 전면 상에, 강유전체막을 형성하고, 또한 그 위에, Pt막, IrOx막 및 Ir막을 이 순서로 적층한 상부 도전막을 형성한다. 계속해서, 상부 도전막 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, 상부 도전막 및 강유전체막을 이 순서로 에칭한다. 이에 의해, 상부 도전막 및 강유전체막은 패터닝되어, 하부 전극(13a) 상에는, 일부분을 제외하고 강유전체층(13b) 및 상부 전극(13c)이 형성된다.
이와 같이 하여, 중간층(11) 상에는, 하부 전극(13a), 강유전체층(13b) 및 상부 전극(13c)을 이 순서로 적층한 강유전체 캐패시터(13)가 형성된다.
계속해서, 강유전체 캐패시터(13) 상 및 중간층(11) 상을 포함하는 전면 상에, 제2 수소 배리어막(14)을 형성한다. 이 형성 방법은, 제1 실시예와 동일하다.
계속해서, 도 3의 (C)에 도시한 바와 같이, 제2 수소 배리어막(14) 및 중간층(11)을, 강유전체 캐패시터(13)의 상면 및 측면, 및 중간층(11) 상 중 강유전체 캐패시터(13)에 인접하는 부분을 남기고, 제거한다. 이 제거 방법은 제1 실시예와 동일하다.
계속해서, 제3 수소 배리어막(15)을 형성한다. 이 형성 방법도 제1 실시예와 동일하다. 이 상태에서, 강유전체 캐패시터(13)는, 제1 수소 배리어막(10) 및 제3 수소 배리어막(15)에 의해 간극이 없도록 둘러싸여 있다.
계속해서, 도 4의 (A)에 도시한 바와 같이, 제3 수소 배리어막(15) 상에 포토레지스트막(도시 생략)을 도포하고, 이 포토레지스트막을 노광 및 현상한다. 이에 의해, 제3 수소 배리어막(15) 상에는 레지스트 패턴이 형성된다.
계속해서, 이 레지스트 패턴을 마스크로 하여, 에칭을 행한다.
상세하게는, 하부 전극(13a) 중 강유전체층(13b)에 피복되어 있지 않은 부분 상, 및, 상부 전극(13c) 상에서는, 제3 수소 배리어막(15) 및 제2 수소 배리어막(14)이 에칭된다. 이에 의해, 하부 전극(13a), 상부 전극(13c) 각각의 상에는 비 아홀(14a, 14b)이 형성된다.
또한, 트랜지스터의 불순물 영역(7a, 7b) 각각의 상, 및 게이트 전극(4) 상에서는, 제3 수소 배리어막(15), 제1 수소 배리어막(10), 및 층간 절연막(8)이 에칭된다. 이에 의해, 불순물 영역(7a, 7b), 게이트 전극(4) 각각의 상에는 컨택트홀(8a, 8b, 8c)이 형성된다.
계속해서, 도 4의 (B)에 도시한 바와 같이, 제3 수소 배리어막(15) 상, 컨택트홀(8a∼8c), 및 비아홀(14a, 14b) 각각의 내에 Al 합금막을 퇴적한다. 계속해서, 이 Al 합금막 상에 포토레지스트막을 도포하고, 이 포토레지스트막을 노광 및 현상한다. 이에 의해, Al 합금막 상에는 레지스트 패턴이 형성된다. 계속해서, 이 레지스트 패턴을 마스크로 하여 Al 합금막을 에칭한다. 이에 의해, Al 합금막이 패터닝되어, Al 합금 배선(19a, 19b, 19c, 19d)이 형성된다.
Al 합금 배선(19a)은, 일부가 컨택트홀(8a)에 매립됨으로써, 소스로 되는 불순물 영역(7a)에 접속한다. Al 합금 배선(19c)은, 일부가 컨택트홀(8c)에 매립됨으로써, 게이트 전극(4)에 접속한다. Al 합금 배선(19d)은, 일부가 비아홀(14b)에 매립됨으로써, 강유전체 캐패시터(13)의 상부 전극(13c)에 접속한다.
또한 Al 합금 배선(19b)은, 일부가 컨택트홀(8b)에 매립됨과 함께, 다른 부분이 비아홀(14a)에 매립된다. 이 때문에, Al 합금 배선(19b)은, 트랜지스터의 드레인으로 되는 불순물 영역(7b)과, 강유전체 캐패시터(13)의 하부 전극(13a)을 접속한다.
이와 같이, 본 실시예에서도, 강유전체 캐패시터(13)는, 제1 및 제3 수소 배 리어막(10, 15)에 간극이 없도록 둘러싸인다. 따라서, 후의 공정에서 층간 절연막(8)이 가열되어 수소 등이 탈가스해도, 수소 등은 강유전체 캐패시터(13)의 내부에 침입하지 않는다. 이 때문에 강유전체 캐패시터(13)의 전기적 특성은 열화되기 어렵다.
또한 제3 수소 배리어막(15) 상 및 Al 합금 배선(19a∼19d) 상에, 제2 층간 절연막을, SiH4나 TEOS 등 수소를 포함하는 원료 가스를 이용한 CVD법에 의해 형성해도, 성막 과정에서 발생하는 수소 등은, 강유전체 캐패시터(13)에 진입하지 않는다.
또한, 본 발명은 상술한 실시예에 한정되는 것이 아니라, 본 발명의 주지를 일탈하지 않는 범위 내에서 다양하게 변경하여 실시하는 것이 가능하다.
본 발명에 따르면, 강유전체 캐패시터를 그 하층에 포함되는 수소로부터 보호함으로써, 강유전체 캐패시터의 전기적 특성을 열화하기 어렵게 한 반도체 장치의 제조 방법 및 반도체 장치를 제공할 수 있다.
Claims (15)
- 절연막 상에 제1 수소 배리어막을 형성하는 공정과,상기 제1 수소 배리어막 상에, 그 제1 수소 배리어막보다 내부 응력이 낮은 막으로 이루어지는 중간층을 형성하는 공정과,상기 제1 수소 배리어막 및 상기 중간층에 접속 구멍을 형성하는 공정과,상기 접속 구멍 내에 도전체를 매립하는 공정과,상기 중간층 상 또한 상기 도전체 상에, 하부 전극, 강유전체막 및 상부 전극을 적층한 강유전체 캐패시터를 형성하는 공정과,상기 강유전체 캐패시터의 상면 및 측면, 및 상기 중간층 상을 포함하는 전면 상에, 제2 수소 배리어막을 형성하는 공정과,상기 제2 수소 배리어막 및 상기 중간층을, 적어도 상기 강유전체 캐패시터의 상면 및 측면에 위치하는 부분을 남겨 제거하는 공정과,상기 제2 수소 배리어막 상, 상기 제2 수소 배리어막 및 상기 중간층 각각의 측면 상, 및 상기 제1 수소 배리어막 상에, 제3 수소 배리어막을 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 도전체를 상기 접속 구멍에 매립하는 공정은, 상기 접속 구멍 내 및 상기 중간층 상에 도전막을 퇴적하고, 상기 도전막을, CMP 또는 에치백에 의해 상기 중간층 상으로부터 제거함으로써, 상기 도전체를 상기 접속 구멍에 매립하는 공정인 반도체 장치의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 제3 수소 배리어막을 형성하는 공정 후에,상기 제3 수소 배리어막 상에 제1 층간 절연막을 형성하는 공정과,상기 제1 층간 절연막, 상기 제3 수소 배리어막 및 상기 제2 수소 배리어막에, 상기 강유전체 캐패시터 상에 위치하는 제2 접속 구멍을 형성하는 공정과,상기 제2 접속 구멍 내에 제2 도전체를 매립하는 공정을 더 구비하는 반도체 장치의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 절연막 아래에는 트랜지스터가 형성되어 있고,상기 트랜지스터와 상기 강유전체 캐패시터의 하부 전극은, 상기 도전체를 개재하여 접속되어 있는 반도체 장치의 제조 방법.
- 절연막 상에 제1 수소 배리어막을 형성하는 공정과,상기 제1 수소 배리어막 상에 중간층을 형성하는 공정과,상기 중간층 상에, 하부 전극, 강유전체막 및 상부 전극을 적층한 강유전체 캐패시터를 형성하는 공정과,상기 강유전체 캐패시터의 상면 및 측면, 및 상기 중간층 상을 포함하는 전면 상에, 제2 수소 배리어막을 형성하는 공정과,상기 제2 수소 배리어막 및 상기 중간층을, 적어도 상기 강유전체 캐패시터의 상면 및 측면에 위치하는 부분을 남겨 제거하는 공정과,상기 제2 수소 배리어막 상, 상기 제2 수소 배리어막 및 상기 중간층 각각의 측면 상, 및 상기 제1 수소 배리어막 상에, 제3 수소 배리어막을 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
- 제1항 또는 제5항에 있어서,상기 절연막은, 출발 원료에 수소를 포함하는 출발 원료를 이용한 CVD법에 의해 형성되어 있는 반도체 장치의 제조 방법.
- 제1항 또는 제5항에 있어서,상기 제1 수소 배리어막은 질화실리콘막이고,상기 중간층은 산화실리콘막인 반도체 장치의 제조 방법.
- 제7항에 있어서,상기 질화실리콘막의 막 두께는 50㎚ 이상 300㎚ 이하인 반도체 장치의 제조 방법.
- 제1항 또는 제5항에 있어서,상기 제2 수소 배리어막을 형성하는 공정은, 스퍼터링법 또는 CVD법에 의해 산화알루미늄막을 형성하는 공정인 반도체 장치의 제조 방법.
- 제1항 또는 제5항에 있어서,상기 제3 수소 배리어막을 형성하는 공정은, 스퍼터링법 또는 CVD법에 의해 산화알루미늄막을 형성하는 공정인 반도체 장치의 제조 방법.
- 게이트 전극, 및 소스 및 드레인 각각의 불순물 영역을 갖는 트랜지스터를 형성하는 공정과,상기 트랜지스터 상에 절연막을 형성하는 공정과,상기 절연막에, 상기 게이트 전극 상에 위치하는 제1 접속 구멍, 및 상기 불순물 영역 상에 위치하는 제2 및 제3 접속 구멍을 형성하는 공정과,상기 제1 내지 제3 접속 구멍 각각에 제1 내지 제3 도전체를 매립하는 공정과,상기 절연막 상 및 상기 제1 내지 제3 도전체 상에, 제1 수소 배리어막을 형성하는 공정과,상기 제1 수소 배리어막 상에, 상기 제1 수소 배리어막보다 내부 응력이 낮은 막으로 이루어지는 중간층을 형성하는 공정과,상기 제1 수소 배리어막 및 상기 중간층에, 상기 제2 도전체 상에 위치하는 제4 접속 구멍을 형성하는 공정과,상기 제4 접속 구멍 내에 제4 도전체를 매립하는 공정과,상기 중간층 상 또한 상기 제4 도전체와 중첩되는 위치에, 하부 전극, 강유전체막 및 상부 전극을 적층한 강유전체 캐패시터를 형성하는 공정과,상기 강유전체 캐패시터의 상면 및 측면, 및 상기 중간층 상을 포함하는 전면 상에, 제2 수소 배리어막을 형성하는 공정과,상기 제2 수소 배리어막 및 상기 중간층을, 적어도 상기 강유전체 캐패시터 상 및 측면에 위치하는 부분을 남겨 제거하는 공정과,상기 제2 수소 배리어막 상, 상기 제2 수소 배리어막 및 상기 중간층 각각의 측면 상, 및 상기 제1 수소 배리어막 상에, 제3 수소 배리어막을 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
- 제11항에 있어서,상기 제3 수소 배리어막을 형성하는 공정 후에,상기 제3 수소 배리어막 상에 제1 층간 절연막을 형성하는 공정과,상기 제1 층간 절연막, 상기 제3 수소 배리어막 및 상기 제1 수소 배리어막에, 상기 상기 제1 및 제3 도전체 각각 상에 위치하는 복수의 제5 접속 구멍을 형성함과 함께, 상기 제1 층간 절연막, 상기 제3 수소 배리어막 및 상기 제2 수소 배리어막에, 상기 강유전체 캐패시터 상에 위치하는 제6 접속 구멍을 형성하는 공정과,상기 제5 및 제6 접속 구멍 각각의 내 각각에, 제5 및 제6 도전체를 매립하는 공정을 더 구비하는 반도체 장치의 제조 방법.
- 게이트 전극, 및 소스 및 드레인 각각의 불순물 영역을 갖는 트랜지스터를 형성하는 공정과,상기 트랜지스터 상에 절연막을 형성하는 공정과,상기 절연막 상에 제1 수소 배리어막을 형성하는 공정과,상기 제1 수소 배리어막 상에, 상기 제1 수소 배리어막보다 내부 응력이 낮은 막으로 이루어지는 중간층을 형성하는 공정과,상기 중간층 상에, 하부 전극, 강유전체막 및 상부 전극을 이 순서로 적층한 강유전체 캐패시터를, 상기 하부 전극의 일부분이 노출되도록 형성하는 공정과,상기 강유전체 캐패시터의 상면 및 측면, 및 상기 중간층 상을 포함하는 전면 상에, 제2 수소 배리어막을 형성하는 공정과,상기 제2 수소 배리어막 및 상기 중간층을, 적어도 상기 강유전체 캐패시터 상 및 측면에 위치하는 부분을 남겨 제거하는 공정과,상기 제2 수소 배리어막 상, 상기 제2 수소 배리어막 및 상기 중간층 각각의 측면 상, 및 상기 제1 수소 배리어막 상에, 제3 수소 배리어막을 형성하는 공정과,상기 제3 수소 배리어막, 상기 제1 수소 배리어막 및 상기 절연막에, 상기 게이트 전극 상에 위치하는 제1 접속 구멍, 상기 불순물 영역 각각 상에 위치하는 제2 및 제3 접속 구멍을 형성함과 함께, 상기 제3 수소 배리어막 및 상기 제2 수소 배리어막에, 상기 하부 전극 상의 상기 일부분 상에 위치하는 제4 접속 구멍, 및 상기 상부 전극 상에 위치하는 제5 접속 구멍을 형성하는 공정과,상기 제3 수소 배리어막 상에,상기 제1 접속 구멍을 통해 상기 게이트 전극에 접속하는 제1 배선,상기 제2 접속 구멍을 통해 한쪽의 상기 불순물 영역에 접속하는 제2 배선,상기 제3 접속 구멍 및 상기 제4 접속 구멍 각각을 통해 다른쪽의 상기 불순물 영역 및 상기 하부 전극 각각에 접속하는 제3 배선,및, 상기 제5 접속 구멍을 통해 상기 상부 전극에 접속하는 제4 배선을 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
- 제1항, 제5항, 제11항 및 제13항 중 어느 한 항에 있어서,상기 제3 수소 배리어막을 형성하는 공정 후에, 상기 절연막 및 상기 중간층이 가열되는 공정을 더 구비하는 반도체 장치의 제조 방법.
- 절연막과,상기 절연막 상에 형성된 제1 수소 배리어막과,상기 제1 수소 배리어막 상에 형성되며, 상기 제1 수소 배리어막보다 내부 응력이 낮은 막인 중간층과,상기 중간층 상에 형성된 하부 전극과,상기 하부 전극 상에 형성된 강유전체층과,상기 강유전체층 상에 형성된 상부 전극과,상기 상부 전극, 상기 강유전체층 및 상기 하부 전극을 피복하여, 주연부가 상기 중간층 상에 위치하는 제2 수소 배리어막과,상기 제2 수소 배리어막 및 상기 중간층을 피복하여, 주연부가 상기 제1 수소 배리어막 상에 위치하는 제3 수소 배리어막을 구비하는 반도체 장치.
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