JP2006049748A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】水素による強誘電体素子の劣化を抑制し、かつ配線間の浮遊容量の増大0を抑制
する。
【解決手段】強誘電体素子１１の上面及び側面を第1の水素バリア膜１２で被覆する工程
と、第1の水素バリア膜１２上に層間絶縁膜１３を形成する工程と、層間絶縁膜１３上に
第２の水素バリア膜１４を形成する工程と、第２の水素バリア膜１４、層間絶縁膜１３及び第１の水素バリア膜１２に、強誘電体素子１１上に位置する接続孔１３ａを形成する工程と、接続孔１３ａ中及び第２の水素バリア膜１４上に導電膜１５，１６を形成する工程と、層間絶縁膜１３上から、導電膜１５，１６及び第２の水素バリア膜１４を除去することにより、接続孔１３ａに導電体１５ａ，１６ａを埋め込む工程とを具備する。
【選択図】 図２

Description

本発明は、強誘電体素子を有する半導体装置の製造方法及び半導体装置に関する。特に本発明は、水素による強誘電体素子の劣化を抑制することができ、かつ配線間の浮遊容量の増大を抑制することができる半導体装置の製造方法及び半導体装置に関する。

図５の各図は、従来の半導体装置の製造方法を説明するための断面図である。本方法により製造される半導体装置は、強誘電体キャパシタを有している。まず、図５（Ａ）に示すように、シリコン基板１０１に素子分離膜１０２を形成することにより素子領域を互いに分離し、さらに、素子領域にゲート酸化膜１０３を形成する。次いで、ゲート酸化膜１０３上にゲート電極１０４を形成し、さらに、素子領域に位置するシリコン基板１０１に、低濃度不純物領域１０６ａ，１０６ｂを形成する。次いで、ゲート電極１０４の側壁にサイドウォール１０５を形成し、さらに、素子領域に位置するシリコン基板１０１に、ソース及びドレインとなる不純物領域１０７ａ，１０７ｂを形成する。このようにして、シリコン基板１０１にはトランジスタが形成される。

次いで、トランジスタ上に、酸化シリコンを主成分とする第１の層間絶縁膜１０８を形成し、さらに、第１の層間絶縁膜１０８に、不純物領域１０７ａ，１０７ｂそれぞれ上に位置するコンタクトホールを形成する。次いで、これらコンタクトホールに、密着層１０９ａ，１０９ｂ及びＷプラグ１１０ａ，１１０ｂを埋め込む。次いで、第１の層間絶縁膜１０８上に、Ｗプラグ１１０ａに接続する強誘電体キャパシタ１１１を形成する。強誘電体キャパシタ１１１は、下部電極１１１ａ、強誘電体層１１１ｂ、及び上部電極１１１ｃをこの順に積層した構造である。次いで、強誘電体キャパシタ１１１上に、酸化シリコンを主成分とする第２の層間絶縁膜１１３を形成する。

次いで、図５（Ｂ）に示すように、第２の層間絶縁膜１１３上に、強誘電体からなる水素バリア膜１１４を形成する。次いで、水素バリア膜１１４上に、酸化シリコンからなる第３の層間絶縁膜１１５を形成する。

次いで、図５（Ｃ）に示すように、第３の層間絶縁膜１１５、水素バリア膜１１４、及び第２の層間絶縁膜１１３に、強誘電体キャパシタ１１１上に位置するビアホール、及びＷプラグ１１０ｂ上に位置するビアホールを形成する。次いで、これらビアホールに、強誘電体キャパシタ１１１に接続する密着層１１６ａ及びＷプラグ１１７ａ、ならびに、Ｗプラグ１１０ｂに接続する密着層１１６ｂ及びＷプラグ１１７ｂを埋め込む。次いで、第３の層間絶縁膜１１５上に、Ｗプラグ１１７ａ，１１７ｂそれぞれに接続するＡｌ合金配線１１８ａ，１１８ｂを形成する。その後、第３の層間絶縁膜１１５上及びＡｌ合金配線１１８ａ，１１８ｂ上に、パッシベーション膜（図示せず）を形成する。

なお、強誘電体キャパシタ１１１の強誘電体層１１１ｂは水素により還元されやすく、このため、強誘電体キャパシタ１１１の特性は水素によって劣化する。第３の層間絶縁膜１１５を形成するとき、ビアホールにＷプラグ１１７ａを埋め込むとき、及びパッシベーション膜を形成するときそれぞれにおいて、雰囲気中には水素が生成する。しかし、水素バリア膜１１４が設けられているため、強誘電体キャパシタ１１１には水素が進入しにくくなっている。
（特許文献１参照）
特許第２９６２４７５号公報（図２乃至図７）

上述した従来技術では、水素バリア膜が強誘電体膜により形成されている。このため、Ｗプラグ、水素バリア膜、Ａｌ合金配線、及び強誘電体膜からなる水素バリア膜はキャパシタを形成し、配線間の浮遊容量を増大させていた。
本発明は上記のような事情を考慮してなされたものであり、その目的は、水素による強誘電体素子の劣化を抑制することができ、かつ配線間の浮遊容量の増大を抑制することができる半導体装置の製造方法及び半導体装置を提供することにある。

上記課題を解決するため、本発明にかかる半導体装置の製造方法は、強誘電体素子上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に水素バリア膜を形成する工程と、
前記水素バリア膜及び前記層間絶縁膜に、前記強誘電体素子上に位置する接続孔を形成する工程と、
前記接続孔中及び前記水素バリア膜上に導電膜を形成する工程と、
前記層間絶縁膜上から、前記導電膜及び前記水素バリア膜を除去することにより、前記接続孔に導電体を埋め込む工程とを具備する。

この半導体装置の製造方法によれば、導電体を埋め込む際に水素バリア膜は除去されている。このため、接続孔に埋め込まれた導電体、水素バリア膜及び配線によってキャパシタが形成されることはない。また、層間絶縁膜を形成した後、かつ導電膜及び水素バリア膜を除去する工程の間に、水素が生成する工程が存在しても、強誘電体素子は、水素バリア膜によって水素から保護される。従って、水素による強誘電体素子の劣化を抑制することができ、かつ配線間の浮遊容量の増大を抑制することができる。

導電膜を形成する工程は、水素が生成するプロセスにより導電膜を形成する工程である場合、本発明は特に効果を生じる。
層間絶縁膜を形成する工程と、水素バリア膜を形成する工程の間に、層間絶縁膜の表面を平坦化する工程をさらに具備し、層間絶縁膜上から導電膜及び水素バリア膜を除去する工程は、ＣＭＰにより導電膜及び水素バリア膜を除去する工程であってもよい。

層間絶縁膜上に、導電体を介して強誘電体素子に接続する配線を形成する工程と、層間絶縁膜上及び配線上に、第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜上に、第２の水素バリア膜を形成する工程と、第２の水素バリア膜及び第２の層間絶縁膜に、配線上に位置する第２の接続孔を形成する工程と、第２の接続孔中及び第２の水素バリア膜上に第２の導電膜を形成する工程と、第２の層間絶縁膜上から、第２の導電膜及び第２の水素バリア膜を除去することにより、第２の接続孔中に第２の導電体を埋め込む工程と、を具備していてもよい。

この場合においても、第２の導電体を埋め込む際に第２の水素バリア膜は除去されている。このため、第２の導電体、第２の水素バリア膜及び配線によってキャパシタが形成されることはない。また、第２の層間絶縁膜を形成した後、かつ第２の導電膜及び第２の水素バリア膜を除去する工程の間に、水素が生成する工程が存在しても、強誘電体素子は、第２の水素バリア膜によって水素から保護される。従って、水素による強誘電体素子の劣化を抑制することができ、かつ配線間の浮遊容量の増大を抑制することができる。

水素バリア膜は、酸化アルミニウム、酸化チタン及び酸化ジルコニウムからなる群から選ばれた一つからなる膜、群から選ばれた複数種の混合物からなる膜、または群から選ばれた複数種それぞれからなる膜の積層膜であってもよい。

また、水素バリア膜は、接続孔に導電体を埋め込む際に除去されるため、導電膜を用いることも可能である。例えば、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、及びＳｒからなる群から選ばれた一つの金属の酸化物からなる膜、群から選ばれた複数の金属の合金の酸化物からなる膜、若しくは群の酸化物から選ばれた複数種それぞれからなる膜の積層膜を、水素バリア膜として用いることができる。これらの膜の形成速度は速いため、水素バリア膜を形成するために必要な時間を短くすることができる。

本発明に係る半導体装置の製造方法は、強誘電体素子の上面及び側面を第1の水素バリ
ア膜で被覆する工程と、
前記第1の水素バリア膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に第２の水素バリア膜を形成する工程と、
第２の水素バリア膜、前記層間絶縁膜及び前記第１の水素バリア膜に、前記強誘電体素子上に位置する接続孔を形成する工程と、
前記接続孔中及び前記第２の水素バリア膜上に導電膜を形成する工程と、
前記層間絶縁膜上から、前記導電膜及び前記第２の水素バリア膜を除去することにより、前記接続孔に導電体を埋め込む工程とを具備する。

本発明に係る他の半導体装置の製造方法は、強誘電体素子の上方に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に配線を形成する工程と、
前記第１の層間絶縁膜上及び前記配線上に、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に水素バリア膜を形成する工程と、
前記水素バリア膜及び前記第２の層間絶縁膜に、前記配線上に位置する接続孔を形成する工程と、
前記接続孔中及び前記水素バリア膜上に第２の導電膜を形成する工程と、
前記第２の層間絶縁膜上から、前記導電膜及び前記水素バリア膜を除去することにより、前記接続孔中に導電体を埋め込む工程とを具備する。

本発明に係る半導体装置は、強誘電体素子と、
前記強誘電体素子上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記強誘電体素子上に位置する接続孔と、
前記接続孔に埋め込まれた導電体と
を具備し、
前記導電体は、
前記層間絶縁膜上に水素バリア膜を形成し、その後、該水素バリア膜及び前記層間絶縁膜に前記接続孔を形成し、さらに前記接続孔中及び前記水素バリア膜上に導電膜を形成した後に、前記層間絶縁膜上から、前記導電膜及び前記第２の水素バリア膜を除去することにより、形成されている。

本発明に係る他の半導体装置は、
強誘電体素子と、
前記強誘電体素子を覆う第１の水素バリア膜と、
前記第１の水素バリア膜を覆う層間絶縁膜と、
前記層間絶縁膜及び前記第１の水素バリア膜に形成され、前記強誘電体素子上に位置する接続孔と、
前記接続孔に埋め込まれた導電体と
を具備し、
前記導電体は、
前記層間絶縁膜上に第２の水素バリア膜を形成し、その後、該第２の水素バリア膜、前
記層間絶縁膜及び前記第１の水素バリア膜に、前記接続孔を形成し、さらに前記接続孔中及び前記第２の水素バリア膜上に導電膜を形成した後に、前記層間絶縁膜上から、前記導電膜及び前記第２の水素バリア膜を除去することにより、形成されている。

発明を実施するための形態

以下、図面を参照して本発明の実施形態について説明する。本実施形態は、強誘電体キャパシタを有する半導体装置を製造する方法である。
まず、図１（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、素子領域を互いに分離する。素子分離膜２は、例えばＬＯＣＯＳ法により形成されるが、トレンチアイソレーション法により、シリコン基板１に埋め込まれてもよい。

次いで、シリコン基板１を熱酸化する。これにより、素子領域に位置するシリコン基板１の表面には、ゲート酸化膜３が形成される。次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３上にはゲート電極４が形成される。次いで、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、素子領域に位置するシリコン基板１には、低濃度不純物領域６ａ，６ｂが形成される。

次いで、ゲート電極４上を含む全面上に、酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁はサイドウォール５で覆われる。次いで、ゲート電極４、サイドウォール５、及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、素子領域に位置するシリコン基板１には、ドレイン及びソースとなる不純物領域７ａ，７ｂが形成される。このようにして、シリコン基板１にはトランジスタが形成される。

次いで、トランジスタ上を含む全面上に、酸化シリコンを主成分とする第１の層間絶縁膜８を、例えばＣＶＤ法により形成する。次いで、第１の層間絶縁膜８の表面をＣＭＰ（Chemical Mechanical Polishing）により研磨する。これにより、第１の層間絶縁膜８の
表面は平坦化される。次いで、第１の層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第１の層間絶縁膜８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第１の層間絶縁膜８をエッチングする。これにより、第１の層間絶縁膜８には、不純物領域７ａ，７ｂそれぞれ上に位置するコンタクトホール８ａ，８ｂが形成される。その後、レジストパターンを除去する。

次いで、コンタクトホール８ａ，８ｂそれぞれの中及び第１の層間絶縁膜８上に、密着層となるＴｉＮ膜をスパッタリング法により形成し、さらにその上に、タングステン（Ｗ）膜をＣＶＤ法により形成する。次いで、第１の層間絶縁膜８上のタングステン膜及びＴｉＮ膜を、ＣＭＰ又はエッチバックにより除去する。これにより、コンタクトホール８ａにはＴｉＮ膜９ａ及びＷプラグ１０ａが埋め込まれ、コンタクトホール８ｂにはＴｉＮ膜９ｂ及びＷプラグ１０ｂが埋め込まれる。

次いで、Ｗプラグ１０ａ上及び第１の層間絶縁膜８上に下部導電膜を形成する。下部導電膜は、密着層と貴金属層をこの順に積層した構造である。密着層には、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ等を用いることが可能であり、貴金属層には、貴金属の酸化物及び貴金属を交互に積層した膜が用いることが可能である。貴金属の酸化物としては、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、Ｓｒから選ばれた一つの酸化物、又はこれらから選ばれた複数種の合金の酸化物を用いることが可能である。貴金属としては、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄから選ばれた一つ、又はこれらから選ばれた複数種の合金を用いることが可能である。本実施形態において、下部導電膜には、例えばＴｉＡｌＮ、Ｉｒ、ＩｒＯ_ｘ、及びＰｔをこの順に積層した
膜が用いられる。

次いで、下部導電膜上に、強誘電体を含む溶液を、スピンコート法を用いて塗布し、塗布した溶液を加熱処理する。これにより、下部導電膜上には強誘電体膜が形成される。強誘電体膜は、例えばＰＺＴ膜、ＳＢＴ膜、又はＢＬＴ膜である。なお、スパッタリング法又はＭＯＣＶＤ法により強誘電体膜を形成することも可能である。

次いで、強誘電体膜上にＰｔ膜上に上部導電膜を形成する。上部導電膜は、貴金属の酸化物及び貴金属を交互に積層した構造である。貴金属の酸化物としては、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、Ｓｒから選ばれた一つの酸化物、又はこれらから選ばれた複数種の合金の酸化物を用いることが可能である。貴金属としては、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄから選ばれた一つ、又はこれらから選ばれた複数種の合金を用いることが可能である。本実施形態において、上部導電膜には、例えばＩｒＯ_ｘ膜及びＩｒ膜をこの順に積層した膜が用いられる。

次いで、上部導電膜上にフォトレジスト膜(図示せず)を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、上部導電膜上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして、上部導電膜、強誘電体膜及び下部導電膜をエッチングする。これにより、第１の層間絶縁膜８上かつＷプラグ１０ａと重なる位置には、下部電極１１ａ、強誘電体層１１ｂ及び上部電極１１ｃをこの順に積層した強誘電体キャパシタ１１が形成される。その後、レジストパターンを除去する。

次いで、強誘電体キャパシタ１１の上面及び側面、並びに第１の層間絶縁膜８上に、第１の水素バリア膜１２を形成する。第１の水素バリア膜１２は、水素が発生しないプロセスで成膜される膜、例えば酸化アルミニウム膜であり、例えばスパッタリング法により厚さ５０ｎｍに形成される。これにより、強誘電体キャパシタ１１には水素が入りにくくなる。

次いで、第１の水素バリア膜１２上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光および現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとして第１の水素バリア膜１２をエッチングする。これにより、第１の水素バリア膜１２は、強誘電体キャパシタ１１の上面及び側面を残して除去される。その後、レジストパターンを除去する。

次いで、図１（Ｂ）に示すように、第１の水素バリア膜１２上及び第１の層間絶縁膜８上に、第２の層間絶縁膜１３を、ＣＶＤ法を用いて形成する。第２の層間絶縁膜１３は酸化シリコンを主成分としており、原料ガスには、例えばＳｉＨ₄やＴＥＯＳ等水素原子を
含むものが用いられる。このため、成膜過程で水素、水酸基および水（以下水素等と記載）が発生する。ただし、強誘電体キャパシタ１１は第１の水素バリア膜１２によって上面及び側面が覆われているため、第２の層間絶縁膜１３を形成する際に、水素等は強誘電体キャパシタ１１に進入しにくい。

次いで、第２の層間絶縁膜１３の表面を、ＣＭＰ法により研磨し、平坦化する。次いで、第２の層間絶縁膜１３上に、第２の水素バリア膜１４を形成する。第２の水素バリア膜１４には、例えば、酸化アルミニウム、酸化チタン及び酸化ジルコニウムからなる第１の群から選ばれた一つからなる膜を用いることが可能である。また、第２の水素バリア膜１４には、第１の群から選ばれた複数種の混合物からなる膜を用いることも可能であり、第１の群から選ばれた複数種それぞれからなる膜の積層膜を用いることも可能である。第２の水素バリア膜１４としてこれらの膜を用いる場合、第２の水素バリア膜１４は、例えばＣＶＤ法やＰＶＤ法によって形成される。

また、第２の水素バリア膜１４には、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、及びＳｒからなる第２の群から選ばれた一つの金属の酸化物からなる膜を用いることも可能である。また第２の水素バリア膜１４には、第２の群から選ばれた複数の金属の合金の酸化物からなる膜を用いることも可能である。また、第２の水素バリア膜１４には、第２の群を構成する金属の酸化物から選ばれた複数種それぞれからなる膜の積層膜であってもよい。

このように第２の群の酸化物を用いる場合、第２の水素バリア膜１４を構成する金属膜は、金属ターゲットを用いたスパッタリング法により形成される。また、第２の水素バリア膜１４を形成する酸化物膜は、金属ターゲットを酸素雰囲気中でスパッタリングする反応性スパッタリング法により形成される。このため、第２の水素バリア膜１４として第１の群を用いる場合と比べて、高速で第２の水素バリア膜１４を形成することができる。

なお、上記したいずれの材料も、強誘電体材料と比べて水素バリア能力が高い。本実施形態では、第２の水素バリア膜１４として、厚さ５０ｎｍのＩｒＯ_ｘ膜が用いられる。

次いで、図１（Ｃ）に示すように、第２の水素バリア膜１４上にフォトレジスト膜(図
示せず)を塗布する。次いで、このフォトレジスト膜を露光および現像することにより、
第２の水素バリア膜１４上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして第２の水素バリア膜１４、第２の層間絶縁膜１３、及び第１の水素バリア膜１２をこの順にエッチングする。これにより、第２の水素バリア膜１４、第２の層間絶縁膜１３、及び第１の水素バリア膜１２には、強誘電体キャパシタ１１の上部電極１１ｃ上に位置するビアホール１３ａが形成される。また、第２の水素バリア膜１４、及び第２の層間絶縁膜１３には、Ｗプラグ１０ｂ上に位置するビアホール１３ｂが形成される。その後、レジストパターンを除去する。

次いで、図２（Ａ）に示すように、ビアホール１３ａ，１３ｂそれぞれの中及び第２の水素バリア膜１４上に、密着層となるＴｉＮ膜１５をスパッタリング法により厚さ４０ｎｍに形成し、さらにその上に、タングステン（Ｗ）膜１６をＣＶＤ法により形成する。タングステン膜１６の形成には、例えばＷＦ₆を水素で還元するＣＶＤ法が用いられる。こ
のため、雰囲気中には大量の水素が発生するが、強誘電体キャパシタ１１は第１の水素バリア膜１２によって被覆され、さらに第２の層間絶縁膜１３上には第２の水素バリア膜１４が形成されているため、発生した水素が強誘電体キャパシタ１１に到達することを抑制できる。従って、強誘電体キャパシタ１１の劣化を抑制することができる。

次いで、図２（Ｂ）に示すように、第２の層間絶縁膜１３上から、タングステン膜１６、ＴｉＮ膜１５及び第２の水素バリア膜１４を、ＣＭＰ又はエッチバックにより除去する。これにより、ビアホール１３ａには、強誘電体キャパシタ１１の上部電極１１ｃに接続するＴｉＮ膜１５ａ及びＷプラグ１６ａが埋め込まれ、ビアホール１３ｂには、Ｗプラグ１０ｂに接続するＴｉＮ膜１５ｂ及びＷプラグ１６ｂが埋め込まれる。

次いで、図２（Ｃ）に示すように、第２の層間絶縁膜１３上及びＷプラグ１６ａ，１６ｂそれぞれ上に、Ａｌ合金膜を形成する。次いで、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜がパターニングされ、Ａｌ合金配線１７ａ，１７ｂが形成される。Ａｌ合金配線１７ａは、Ｗプラグ１６ａを介して強誘電体キャパシタ１１の上部電極１１ｃに接続し、Ａｌ合金配線１７ｂは、Ｗプラグ１６ｂ，１０ｂを介してトランジスタのソースとなる不純物領域７ｂに接続している。なお、強誘電体キャパシタ１１の下部電極１１ａは、Ｗプラグ１０ａを介してトランジスタのドレインとなる不純物層７ａに接続している。その後、レジストパターンを除去する。

なお、Ａｌ合金配線１７ａが形成される際には、第２の水素バリア膜１４は既に除去されている。このため、第２の水素バリア膜１４が、Ａｌ合金配線１７ａ及びＷプラグ１６ａとともにキャパシタを形成することはない。従って、配線間の浮遊容量の増大を抑制することができる。

次いで、図３（Ａ）に示すように、Ａｌ合金配線１７ａ，１７ｂ上を含む全面上に、第３の層間絶縁膜１８をＣＶＤ法により形成する。第３の層間絶縁膜１８酸化シリコンを主成分としており、原料ガスには、例えばＳｉＨ₄やＴＥＯＳ等水素原子を含むものが用い
られる。このため、成膜過程で水素等が発生する。ただし、強誘電体キャパシタ１１は第１の水素バリア膜１２によって上面及び側面が覆われているため、第３の層間絶縁膜１８を形成する際に、水素等は強誘電体キャパシタ１１に進入しにくい。従って、強誘電体キャパシタ１１の劣化を抑制することができる。

次いで、第３の層間絶縁膜１８の表面を、ＣＭＰ法により研磨し、平坦化する。次いで、第３の層間絶縁膜１８上に、第３の水素バリア膜１９を形成する。第３の水素バリア膜１９を形成する材料は、第２の水素バリア膜１４を形成する材料と同一である。

次いで、図３（Ｂ）に示すように、第３の水素バリア膜１９上にフォトレジスト膜(図
示せず)を塗布する。次いで、このフォトレジスト膜を露光および現像することにより、
第３の水素バリア膜１９上にフォトレジスト膜を形成する。次いで、このフォトレジスト膜をマスクとして第３の水素バリア膜１９、第３の層間絶縁膜をこの順にエッチングする。これにより、第３の水素バリア膜１９及び第３の層間絶縁膜１８には、Ａｌ合金配線１７ａ，１７ｂそれぞれ上に位置するビアホール１８ａ，１８ｂが形成される。その後、レジストパターンを除去する。

次いで、ビアホール１８ａ，１８ｂそれぞれの中及び第３の水素バリア膜１９上に、密着層となるＴｉＮ膜２０をスパッタリング法により厚さ４０ｎｍに形成し、さらにその上に、タングステン膜２１をＣＶＤ法により形成する。タングステン膜２１の形成には、例えばＷＦ₆を水素で還元するＣＶＤ法が用いられる。このため、雰囲気中には大量の水素
が発生するが、強誘電体キャパシタ１１は第１の水素バリア膜１２によって被覆され、さらに第３の層間絶縁膜１８上には第３の水素バリア膜１９が形成されているため、発生した水素が強誘電体キャパシタ１１に到達することを抑制できる。従って、強誘電体キャパシタ１１の劣化を抑制することができる。

次いで、図４（Ａ）に示すように、第３の層間絶縁膜１８上から、タングステン膜２１、ＴｉＮ膜２０及び第３の水素バリア膜１９を、ＣＭＰ又はエッチバックにより除去する。これにより、ビアホール１８ａには、Ａｌ合金配線１７ａに接続するＴｉＮ膜２０ａ及びＷプラグ２１ａが埋め込まれ、ビアホール１８ｂには、Ａｌ合金配線１７ｂに接続するＴｉＮ膜２０ｂ及びＷプラグ２１ｂが埋め込まれる。

次いで、図４（Ｂ）に示すように、第３の層間絶縁膜１８上及びＷプラグ２１ａ，２１ｂそれぞれ上に、Ａｌ合金膜を形成する。次いで、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜がパターニングされ、Ａｌ合金配線２２ａ，２２ｂが形成される。Ａｌ合金配線２２ａは、Ｗプラグ２１ａを介してＡｌ合金配線１７ａに接続し、Ａｌ合金配線２２ｂは、Ｗプラグ２１ｂを介してＡｌ合金配線１７ｂに接続している。その後、レジストパターンを除去する。

上記のように、Ａｌ合金配線２２ａが形成される際には、第３の水素バリア膜１９は既に除去されている。このため、第３の水素バリア膜１９が、Ａｌ合金配線２２ａ及びＷプラグ２１ａとともにキャパシタを形成することはない。従って、配線間の浮遊容量の増大を抑制することができる。

以上、本実施形態によれば、第２、第３の層間絶縁膜１３，１８それぞれ上に形成された第２，第３の水素バリア膜１４，１９は、Ｗプラグ１６ａ，２１ａとなるタングステン膜１６，２１が形成された後、Ａｌ合金配線１７ａ，２２ａを形成する前に除去されている。このため、第２，第３の水素バリア膜１４，１９それぞれが、Ｗプラグ１６ａ，２１ａ及びＡｌ合金配線１７ａ，２２ａとともに浮遊容量を増大させることはない。従って、強誘電体キャパシタ１１を水素から保護することができ、かつ、配線間の浮遊容量の増大を抑制することもできる。

また、タングステン膜１６，２１それぞれを第２，第３の層間絶縁膜１３，１８それぞれ上から研磨除去するときに、第２，第３の水素バリア膜１４，１９を除去している。このため、工程数の増大を抑制することができる。

また、第２，第３の水素バリア膜１４，１９は除去されて残らないため、第２，第３の水素バリア膜１４，１９として導電性の材料を用いても、Ｗプラグ間は短絡しない。従って、第２，第３の水素バリア膜１４，１９に使用できる材料の範囲が広がる。このため、適切な材料（例えばＩｒＯ_ｘ膜）を選択して、第２，第３の水素バリア膜１４，１９の形成速度を速くすることができる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、第１の層間絶縁膜８と強誘電体キャパシタ１１の間に、第３の水素バリア膜（例えば酸化アルミニウム膜）を形成してもよい。このようにすると、強誘電体キャパシタ１１の下面から水素が進入することを抑制できる。
また、上記実施形態では配線層を２層としたが、図３及び図４を用いて説明した工程を繰り返すことにより、配線層を３層以上にしてもよい。

（Ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。 （Ａ）は図１（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。 （Ａ）は図２（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。 （Ａ）は図３（Ｂ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。 （Ａ）は従来の半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。

符号の説明

１，１０１…シリコン基板、２，１０２…素子分離膜、３，１０３…ゲート酸化膜、４，１０４…ゲート電極、５，１０５…サイドウォール、６ａ，６ｂ，１０６ａ，１０６ｂ…低濃度不純物領域、７ａ，７ｂ，１０７ａ，１０７ｂ…不純物領域、８，１０８…第１の層間絶縁膜、８ａ，８ｂ…コンタクトホール、９ａ，９ｂ，１５，１５ａ，１５ｂ，２０
，２０ａ，２０ｂ…ＴｉＮ膜、１０ａ，１０ｂ，１６ａ，１６ｂ，２１ａ，２１ｂ，１１０ａ，１１０ｂ，１１７ａ，１１７ｂ…Ｗプラグ、１１，１１１…強誘電体キャパシタ、１１ａ，１１１ａ…下部電極、１１ｂ，１１１ｂ…強誘電体層、１１ｃ，１１１ｃ…上部電極、１２…第１の水素バリア膜、１３，１１３…第２の層間絶縁膜、１３ａ，１３ｂ，１８ａ，１８ｂ…ビアホール、１４…第２の水素バリア膜、１６，２１…タングステン膜、１７ａ，１７ｂ，２２ａ，２２ｂ，１１８ａ，１１８ｂ…Ａｌ合金配線、１８…第３の層間絶縁膜、１９，１１５…第３の水素バリア膜、１０９ａ，１０９ｂ，１１６ａ，１１６ｂ…密着層，１１４…水素バリア膜

Claims (10)

1. 強誘電体素子上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜上に水素バリア膜を形成する工程と、
   前記水素バリア膜及び前記層間絶縁膜に、前記強誘電体素子上に位置する接続孔を形成する工程と、
   前記接続孔中及び前記水素バリア膜上に導電膜を形成する工程と、
   前記層間絶縁膜上から、前記導電膜及び前記水素バリア膜を除去することにより、前記接続孔に導電体を埋め込む工程と
   を具備する半導体装置の製造方法。
2. 前記導電膜を形成する工程は、水素が生成するプロセスにより前記導電膜を形成する工程である、請求項１に記載の半導体装置の製造方法。
3. 前記層間絶縁膜を形成する工程と、前記水素バリア膜を形成する工程の間に、前記層間絶縁膜の表面を平坦化する工程をさらに具備し、
   前記層間絶縁膜上から前記導電膜及び前記水素バリア膜を除去する工程は、ＣＭＰにより前記導電膜及び前記水素バリア膜を除去する工程である請求項１又は２に記載の半導体装置の製造方法。
4. 前記層間絶縁膜上に、前記導電体を介して前記強誘電体素子に接続する配線を形成する工程と、
   前記層間絶縁膜上及び前記配線上に、第２の層間絶縁膜を形成する工程と、
   前記第２の層間絶縁膜上に、第２の水素バリア膜を形成する工程と、
   前記第２の水素バリア膜及び前記第２の層間絶縁膜に、前記配線上に位置する第２の接続孔を形成する工程と、
   前記第２の接続孔中及び前記第２の水素バリア膜上に第２の導電膜を形成する工程と、
   前記第２の層間絶縁膜上から、前記第２の導電膜及び前記第２の水素バリア膜を除去することにより、前記第２の接続孔中に第２の導電体を埋め込む工程と、
   を具備する請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
5. 前記水素バリア膜は、酸化アルミニウム、酸化チタン及び酸化ジルコニウムからなる群から選ばれた一つからなる膜、前記群から選ばれた複数種の混合物からなる膜、または前記群から選ばれた複数種それぞれからなる膜の積層膜である請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
6. 前記水素バリア膜は、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、及びＳｒからなる群から選ばれた一つの金属の酸化物からなる膜、前記群から選ばれた複数の金属の合金の酸化物からなる膜、若しくは前記群の酸化物から選ばれた複数種それぞれからなる膜の積層膜である請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
7. 強誘電体素子の上面及び側面を第1の水素バリア膜で被覆する工程と、
   前記第1の水素バリア膜上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜上に第２の水素バリア膜を形成する工程と、
   第２の水素バリア膜、前記層間絶縁膜及び前記第１の水素バリア膜に、前記強誘電体素子上に位置する接続孔を形成する工程と、
   前記接続孔中及び前記第２の水素バリア膜上に導電膜を形成する工程と、
   前記層間絶縁膜上から、前記導電膜及び前記第２の水素バリア膜を除去することにより、前記接続孔に導電体を埋め込む工程と
   を具備する半導体装置の製造方法。
8. 強誘電体素子の上方に第１の層間絶縁膜を形成する工程と、
   前記第１の層間絶縁膜上に配線を形成する工程と、
   前記第１の層間絶縁膜上及び前記配線上に、第２の層間絶縁膜を形成する工程と、
   前記第２の層間絶縁膜上に水素バリア膜を形成する工程と、
   前記水素バリア膜及び前記第２の層間絶縁膜に、前記配線上に位置する接続孔を形成する工程と、
   前記接続孔中及び前記水素バリア膜上に第２の導電膜を形成する工程と、
   前記第２の層間絶縁膜上から、前記導電膜及び前記水素バリア膜を除去することにより、前記接続孔中に導電体を埋め込む工程と、
   を具備する半導体装置の製造方法。
9. 強誘電体素子と、
   前記強誘電体素子上に形成された層間絶縁膜と、
   前記層間絶縁膜に形成され、前記強誘電体素子上に位置する接続孔と、
   前記接続孔に埋め込まれた導電体と
   を具備し、
   前記導電体は、
   前記層間絶縁膜上に水素バリア膜を形成し、その後、該水素バリア膜及び前記層間絶縁膜に前記接続孔を形成し、さらに前記接続孔中及び前記水素バリア膜上に導電膜を形成した後に、前記層間絶縁膜上から、前記導電膜及び前記第２の水素バリア膜を除去することにより、形成されている半導体装置。
10. 強誘電体素子と、
    前記強誘電体素子を覆う第１の水素バリア膜と、
    前記第１の水素バリア膜を覆う層間絶縁膜と、
    前記層間絶縁膜及び前記第１の水素バリア膜に形成され、前記強誘電体素子上に位置する接続孔と、
    前記接続孔に埋め込まれた導電体と
    を具備し、
    前記導電体は、
    前記層間絶縁膜上に第２の水素バリア膜を形成し、その後、該第２の水素バリア膜、前記層間絶縁膜及び前記第１の水素バリア膜に、前記接続孔を形成し、さらに前記接続孔中及び前記第２の水素バリア膜上に導電膜を形成した後に、前記層間絶縁膜上から、前記導電膜及び前記第２の水素バリア膜を除去することにより、形成されている半導体装置。

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