KR100934066B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 용량소자를 갖는 반도체장치의 1 용량소자당 면적을 축소할 수 있도록 하는 것이다.
하부전극(16), 용량절연막(17) 및 상부전극(18)으로 구성되는 용량소자(19)는, MOS트랜지스터(30)의 소스확산영역(30a) 상에 형성된 도전성 플러그(13)보다 더 위쪽에 위치하도록 형성된다. 또 용량절연막(17)은 제 2 층간절연막(15)에 형성된 산소장벽막(14)을 노출시키는 개구부(15a)의 저면 및 벽면 상을 따라 형성되며, 그 결과 도전성 플러그(13)의 관통방향으로 굴곡하는 굴곡부(17a)가 형성된다.
용량소자, 층간절연막, 굴곡부

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 제 1 실시예에 관한 반도체장치를 나타내는 구성단면도.
도 2의 (a)~(d)는 본 발명의 제 1 실시예에 관한 반도체장치의 제 1 제조방법을 나타내는 공정 순서의 구성단면도.
도 3의 (a)~(d)는 본 발명의 제 1 실시예에 관한 반도체장치의 제 2 제조방법을 나타내는 공정 순서의 구성단면도.
도 4의 (a)~(d)는 본 발명의 제 1 실시예에 관한 반도체장치의 제 1 제조방법의 변형예를 나타내는 공정 순서의 구성단면도.
도 5는 본 발명의 제 2 실시예에 관한 반도체장치를 나타내는 구성단면도.
도 6의 (a)~(d)는 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법을 나타내는 공정 순서의 구성단면도.
도 7은 본 발명 제 2 실시예의 변형예에 관한 반도체장치를 나타내는 구성단면도.
도 8의 (a)~(d)는 본 발명 제 2 실시예의 변형예에 관한 반도체장치의 제조방법을 나타내는 공정 순서의 구성단면도.
도 9는 본 발명의 제 3 실시예에 관한 반도체장치를 나타내는 구성단면도.
도 10의 (a)~(d)는 본 발명의 제 3 실시예에 관한 반도체장치의 제조방법을 나타내는 공정 순서의 구성단면도.
도 11은 본 발명의 제 4 실시예에 관한 반도체장치를 나타내는 구성단면도.
도 12의 (a)~(d)는 본 발명의 제 4 실시예에 관한 반도체장치의 제조방법을 나타내는 공정 순서의 구성단면도.
도 13은 본 발명 제 4 실시예의 변형예에 관한 반도체장치를 나타내는 구성단면도.
도 14의 (a)~(d)는 본 발명 제 4 실시예의 변형예에 관한 반도체장치의 제조방법을 나타내는 공정 순서의 구성단면도.
도 15는 본 발명의 제 5 실시예에 관한 반도체장치를 나타내는 구성단면도.
도 16의 (a)~(d)는 본 발명 제 5 실시예에 관한 반도체장치의 제조방법을 나타내는 공정 순서의 구성단면도.
도 17은 본 발명의 제 6 실시예에 관한 반도체장치를 나타내는 구성단면도.
도 18의 (a)~(d)는 본 발명 제 6 실시예에 관한 반도체장치의 제조방법을 나타내는 공정 순서의 구성단면도.
도 19의 (a)~(d)는 종래의 반도체장치 제조방법을 나타내는 공정 순서의 구성단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체기판 11 : STI막
12 : 제 1 층간절연막 13 : 도전성 플러그
14 : 산소장벽막 15 : 제 2 층간절연막
15a : 개구부 16, 16A, 16B, 16C : 하부전극
17 : 용량절연막 17a : 굴곡부
18 : 상부전극 19 : 용량소자
20 : 제 2 층간절연막 20a : 제 1 개구부
21 : 제 3 층간절연막 21a : 제 2 개구부
22, 23, 25 : 밀착층 24 : 바탕막
26 : 형상유지막 30 : MOS트랜지스터
30a : 소스확산영역
본 발명은 용량소자, 특히 강유전체 또는 고유전체를 용량절연막에 이용한 용량소자를 갖는 반도체장치 및 그 제조방법에 관한다.
강유전체 또는 고유전체는, 히스테리시스특성에 의한 잔류분극 또는 높은 비유전율을 가지므로, 비휘발성 메모리장치 또는 DRAM장치의 분야에 있어서, 산화실리콘 또는 질화실리콘을 용량절연막에 이용한 용량소자를 갖는 반도체장치와 치환될 가능성이 있다.
이하, 종래의 강유전체 또는 고유전체를 용량절연막에 이용한 용량소자를 구비하는 반도체장치의 제조방법에 대하여 도면을 참조하면서 설명한다.
먼저 도 19의 (a)에 나타내는 바와 같이, 실리콘으로 된 반도체기판(101) 상에 선택적으로 형성된 소자분리막(102)으로, 트랜지스터 형성영역(103)을 구획한다. 그 후, 구획된 트랜지스터 형성영역(103)에 MOS트랜지스터(104)를 형성한다.
다음에 도 19의 (b)에 나타내는 바와 같이, 산화실리콘으로 된 제 1 층간절연막(105)을 퇴적시키고 그 상면을 평탄화한다. 그 후, 평탄화된 제 1 층간절연막(105) 상에 스퍼터링으로, 백금으로 된 하부전극 형성막을 퇴적시키고, 이어서 하부전극 형성막 상에 스핀온법으로, 스트론튬, 비스무트 및 탄탈 등을 포함하는 강유전체막을 성막한다. 강유전체막을 결정화한 후, 강유전체막 상에 다시 스퍼터링으로, 백금으로 된 상부전극 형성막을 퇴적시킨다. 그 후, 상부전극 형성막, 강유전체막 및 하부전극 형성막을 순차 드라이에칭하고, 층간절연막(105) 상의 소자분리막(102) 위쪽 영역에, 하부전극 형성막으로부터 하부전극(106)을, 강유전체막으로부터 용량절연막(107)을, 상부전극 형성막으로부터 상부전극(108)을 각각 패터닝하여 하부전극(106), 용량절연막(107) 및 상부전극(108)으로 구성된 용량소자(109)를 형성한다.
다음에 도 19의 (c)에 나타내는 바와 같이, 반도체기판(101)의 전면에 산화실리콘으로 된 제 2 층간절연막(110)을 퇴적시키고, 퇴적된 제 2 층간절연막(110)에, 상부전극(108)을 노출시키는 제 1 콘택트홀(110a)과, MOS트랜지스터(104)의 확산영역을 노출시키는 제 2 콘택트홀(110b)을 형성한다.
다음으로 도 19의 (d)에 나타내는 바와 같이, 제 2 층간절연막(110) 상에 각 콘택트홀(110a, 110b)을 포함한 전면에, 알루미늄을 주성분으로 하는 금속막을 퇴 적시키고, 퇴적된 금속막을 패터닝하여, 금속막으로부터 배선(111)을 형성한다. 그 후, 다른 배선층 및 보호절연막 등을 형성한다.
그러나 상기 종래의 반도체장치 제조방법은, 용량소자(109)를 트랜지스터 형성영역(103)과 인접하는 소자분리막(102) 위에 형성한다.
더구나 용량소자(109)는 반도체기판(101)의 주면방향으로 퍼지는, 이른바 플레이너형이므로, 소정의 용량을 확보하기 위해서는 용량소자(109)의 기판면으로의 투영면적이 커지며, 그 결과 MOS트랜지스터(104) 및 배선(111)의 배선 규칙을 축소하는 효과가 매우 작다.
이 때문에 특히 강유전체 또는 고유전체를 용량절연막(107)에 이용한 용량소자(109)를 갖는 반도체장치에서는, 1 용량소자당, 특히 반도체기억장치에서는 단위 셀당 면적을 작게 할 수 없다는 문제가 있다.
본 발명은 상기 종래의 문제를 해결하고, 용량소자를 갖는 반도체장치의 1 용량소자당 면적을 축소할 수 있도록 하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은, 도전성플러그 상에 산소장벽막, 하부전극 및 용량절연막을 적층시킴과 동시에, 용량절연막에 도전성 플러그의 관통방향으로 굴곡하는 굴곡부를 갖게 하는 구성으로 한다.
구체적으로 본 발명에 관한 제 1 반도체장치는, 절연막을 관통하는 도전성 플러그와, 절연막 상에, 도전성 플러그와 전기적으로 접속되고 또 상기 도전성 플 러그를 피복하도록 형성된 도전성 산소장벽막과, 산소장벽막 상에 형성되며 산소장벽막과 접속된 하부전극과, 하부전극 상에 이 하부전극을 따라 형성된 용량절연막과, 용량절연막 상에 이 용량절연막을 따라 형성된 상부전극을 구비하며, 용량절연막은 도전성 플러그의 관통방향으로 굴곡하는 굴곡부를 갖는다.
제 1 반도체장치에 의하면, 예를 들어 기판에 형성된 트랜지스터와의 콘택트를 취하는 도전성 플러그 상에 산소장벽막을 개재하고 하부전극이 형성되며, 이 하부전극을 따라 각각 용량절연막 및 상부전극이 형성된다. 즉, 하부전극, 용량절연막 및 상부전극으로 구성된 용량소자는 도전성 플러그를 개재시켜 트랜지스터의 위쪽에 형성되므로, 용량소자와 트랜지스터로 구성되는 셀 단위면적이 작아진다. 더욱이 용량절연막은 도전성 플러그의 관통방향으로 굴곡하는 굴곡부를 가지므로, 용량절연막의 일부는 기판 면과 거의 수직인 면을 갖게 된다. 따라서 용량절연막의 일부가 기판 면과 수직인 면을 갖기 때문에, 용량절연막의 기판 면으로의 투영면적이 축소되므로, 셀 면적이 더 한층 축소된다. 또 하부전극과 도전성 플러그 사이에는 산소장벽막을 개재시키므로, 용량절연막을 구성하는 산소원자에 의해 도전성 플러그가 산화되는 일이 없다.
본 발명에 관한 제 2 반도체장치는, 기판 상에 형성된 제 1 층간절연막을 관통하는 도전성 플러그와, 제 1 층간절연막 상에, 도전성 플러그와 전기적으로 접속되고 또 상기 도전성 플러그를 피복하도록 형성된 도전성 산소장벽막과, 제 1 층간절연막 상에 형성되며 산소장벽막을 노출시키는 개구부를 갖는 제 2 층간절연막과, 제 2 층간절연막 개구부의 저면 상 및 벽면 상을 따라 형성되며 산소장벽막과 접속 된 하부전극과, 하부전극 상에 이 하부전극을 따라 형성된 용량절연막과, 용량절연막 상에 이 용량절연막을 따라 형성된 상부전극을 구비하며, 용량절연막은 개구부의 벽면 상에 위치하는 부분과 저면 상에 위치하는 부분이 접속되어 이루어지고, 도전성 플러그의 관통방향으로 굴곡하는 굴곡부를 갖는다.
제 2 반도체장치에 의하면, 도전성 플러그와 산소장벽막과 하부전극이 적층되며, 산소장벽막과 접속된 하부전극은, 제 2 층간절연막 개구부의 저면 상 및 벽면 상을 따라 형성되고, 또 용량절연막은 하부전극을 따라 형성되기 때문에, 개구부의 벽면 상에 위치하는 부분과 저면 상에 위치하는 부분의 접속부분에, 도전성 플로그의 관통방향으로 굴곡하는 굴곡부가 형성된다. 즉 용량절연막의 일부가 기판 면과 거의 수직인 면을 갖게 되므로, 제 1 반도체장치와 마찬가지의 효과를 얻을 수 있다.
제 2 반도체장치는, 개구부의 저면 및 벽면과 하부전극 사이에, 하부전극의 제 2 층간절연막에 대한 밀착성을 높이는 밀착층을 추가로 구비하는 것이 바람직하다.
또는 제 2 반도체장치는, 개구부의 벽면과 하부전극 사이에, 하부전극의 제 2 층간절연막에 대한 밀착성을 높이는 밀착층을 추가로 구비하는 것이 바람직하다.
이 경우, 밀착층이 금속산화물로 구성되는 것이 바람직하다.
본 발명에 관한 제 3 반도체장치는, 기판 상에 형성된 층간절연막을 관통하는 도전성 플러그와, 층간절연막 상에, 도전성 플러그와 전기적으로 접속되고 또 도전성 플러그를 피복하도록 형성된 도전성 산소장벽막과, 산소장벽막 상에, 이 산 소장벽막과 접속되고 또 이 산소장벽막을 피복하도록 형성되며, 막 두께가 비교적 큰 하부전극과, 하부전극의 상면 및 측면 상에 형성된 용량절연막과, 용량절연막 상에 이 용량절연막을 따라 형성된 상부전극을 구비하며, 용량절연막은, 하부전극의 상면에 위치하는 부분과 측면 상에 위치하는 부분이 접속되어 이루어지며, 도전성 플러그의 관통방향으로 굴곡하는 굴곡부를 갖는다.
제 3 반도체장치에 의하면, 도전성 플러그와 산소장벽막과 하부전극이 적층되며, 용량절연막은 막 두께가 비교적 큰 하부전극의 상면 및 측면 상에 형성되므로, 하부전극의 상면에 위치하는 부분과 측먼 상에 위치하는 부분의 접속부분에 도전성 플러그의 관통방향으로 굴곡하는 굴곡부가 형성된다. 즉, 용량절연막의 일부가 기판 면과 거의 수직인 면을 갖게 되므로, 제 1 반도체장치와 마찬가지의 효과를 얻을 수 있다.
본 발명에 관한 제 4 반도체장치는, 기판 상에 형성된 층간절연막을 관통하는 도전성 플러그와, 층간절연막 상에, 도전성 플러그와 전기적으로 접속되고 또 도전성 플러그를 피복하도록 형성된 도전성 산소장벽막과, 산소장벽막 상에 형성되며 막 두께가 비교적 큰 바탕막과, 바탕막의 상면 및 측면 상에 형성되며 그 단부가 산소장벽막과 접속된 하부전극과, 하부전극 상에 이 하부전극을 따라 형성된 용량절연막과, 용량절연막 상에 이 용량절연막을 따라 형성된 상부전극을 구비하며, 용량절연막은, 바탕막의 상면에 위치하는 부분과 측면 상에 위치하는 부분이 접속되어 이루어지며, 도전성 플러그의 관통방향으로 굴곡하는 굴곡부를 갖는다.
제 4 반도체장치에 의하면, 도전성 플러그와 산소장벽막과 하부전극이 적층 되고 그 단부가 산소장벽막과 접속된 하부전극은, 막 두께가 비교적 큰 바탕막의 상면 및 측면 상에 형성된다. 또 용량절연막은 하부전극을 따라 형성되므로, 바탕막의 상면에 위치하는 부분과 측면 상에 위치하는 부분의 접속부분에, 도전성 플러그의 관통방향으로 굴곡하는 굴곡부가 형성된다. 즉, 용량절연막의 일부가 기판 면과 거의 수직인 면을 갖게 되므로, 제 1 반도체장치와 마찬가지의 효과를 얻을 수 있다.
제 4 반도체장치는, 바탕막과 하부전극 사이에 형성되며, 하부전극의 바탕막에 대한 밀착성을 높이는 밀착층을 추가로 구비하는 것이 바람직하다.
이 경우, 밀착층이 금속산화물로 구성되는 것이 바람직하다.
본 발명에 관한 제 5 반도체장치는, 기판 상에 형성된 층간절연막을 관통하는 도전성 플러그와, 층간절연막 상에, 도전성 플러그와 전기적으로 접속되고 또 도전성 플러그를 피복하도록 형성된 도전성 산소장벽막과, 산소장벽막 상에 형성되며 산소장벽막과 접속된 유저부 통모양의 하부전극과, 하부전극 상에 그 저면, 내벽 면 및 외벽 면을 따라 형성된 용량절연막과, 용량절연막 상에 이 용량절연막을 따라 형성된 상부전극을 구비하며, 용량절연막은, 하부전극의 적어도 저면 상에 위치하는 부분과 내벽 면 상에 위치하는 부분이 접속되어 이루어지며, 도전성 플러그의 관통방향으로 굴곡하는 굴곡부를 갖는다.
제 5 반도체장치에 의하면, 도전성 플러그와 산소장벽막과 하부전극이 적층되며, 용량절연막은 산소장벽막과 접속된 유저부 통모양의 하부전극 상에 그 저면, 내벽 면 및 외벽 면을 따라 형성된다. 따라서 용량절연막은, 하부전극의 적어도 저 면 상에 위치하는 부분과 내벽 면 상에 위치하는 부분의 접속부분에, 도전성 플러그의 관통방향으로 굴곡하는 굴곡부가 형성된다. 즉, 용량졀연막의 일부가 기판 면과 거의 수직인 면을 갖게 되므로, 제 1 반도체장치와 마찬가지의 효과를 얻을 수 있다. 더욱이 하부전극을 유저부 통모양으로 하므로, 그 외벽 면에 의해, 하부전극과 상부전극의 대향면적이 증대하므로 용량이 비약적으로 커진다.
본 발명에 관한 제 6 반도체장치는, 기판 상에 형성된 층간절연막을 관통하는 도전성 플러그와, 층간절연막 상에, 도전성 플러그와 전기적으로 접속되고 또 도전성 플러그를 피복하도록 형성된 도전성 산소장벽막과, 산소장벽막 상에 형성된 유저부 통모양의 형상유지막과, 형상유지막 상에 그 저면, 내벽 면 및 외벽 면을 따라 형성되며 그 단부가 상기 산소장벽막과 접속된 하부전극과, 하부전극 상에 이 하부전극을 따라 형성된 용량절연막과, 용량절연막 상에 이 용량절연막을 따라 형성된 상부전극을 구비하며, 용량절연막은, 형상유지막의 적어도 저면 상에 위치하는 부분과 내벽 면 상에 위치하는 부분이 접속되어 이루어지며, 도전성 플러그의 관통방향으로 굴곡하는 굴곡부를 갖는다.
제 6 반도체장치에 의하면, 도전성 플러그와 산소장벽막과 하부전극이 적층되며, 그 단부가 산소장벽막과 접속된 하부전극은, 산호장벽막 상에 형성된 유저부 통모양의 형상유지막 상에 그 저면, 내벽 면 및 외벽 면을 따라 형성된다. 또 용량절연막은 하부전극을 따라 형성되므로, 형상유지막의 적어도 저면 상에 위치하는 부분과 내벽 면 상에 위치하는 부분의 접속부분에, 도전성 플러그의 관통방향으로 굴곡하는 굴곡부가 형성된다. 즉, 용량절연막의 일부가 기판 면과 거의 수직인 면 을 갖게 되므로, 제 1 반도체장치와 마찬가지의 효과를 얻을 수 있다. 더욱이 유저부 통모양의 형상유지막을 이용하므로, 용량이 커짐과 동시에 하부전극의 형상이 안정된다.
이 경우, 형상유지막이 금속산화물로 구성되는 것이 바람직하다.
또 제 1~제 6 반도체장치에 있어서, 용량절연막이 강유전체 또는 고유전체로 구성되는 것이 바람직하다.
본 발명에 관한 제 1 반도체장치의 제조방법은, 반도체영역 상에 제 1 층간절연막을 형성하는 제 1 공정과, 제 1 층간절연막에 반도체영역과 접속되는 도전성 플러그를 형성하는 제 2 공정과, 제 1 층간절연막 상에, 도전성 플러그를 피복하도록 도전성 산소장벽막을 형성하는 제 3 공정과, 제 1 층간절연막 상에, 산소장벽막을 노출시키는 개구부를 갖는 제 2 층간절연막을 형성하는 제 4 공정과, 제 2 층간절연막 개구부의 저면 상 및 벽면 상에, 산소장벽막과 접속하도록 하부전극을 형성하는 제 5 공정과, 하부전극 상에 이 하부전극을 따르도록 용량절연막을 형성하는 제 6 공정과, 용량절연막 상에 이 용량절연막을 따르도록 상부전극을 형성하는 제 7 공정을 구비한다.
제 1 반도체장치의 제조방법에 의하면, 도전성 플러그를 피복하도록 도전성 산소장벽막을 형성한 후, 제 2 층간절연막에 산소장벽막을 노출시키는 개구부를 형성한다. 그 후, 제 2 층간절연막에 있어서 개구부의 저면 상 및 벽면 상에, 산소장벽막과 접속하도록 하부전극을 형성한 다음, 하부전극 상에 이 하부전극을 따르도록 용량절연막을 형성한다. 이로써 용량절연막의 일부는 제 2 층간절연막 개구부의 측면 상 부분이 기판 면과 거의 수직인 면을 가지므로, 용량을 확보하면서 용량소자의 기판 면으로의 투영면적을 축소할 수 있다. 그리고 하부전극을 제 2 층간절연막 개구부의 저면 상 및 벽면 상에 형성하므로, 이 하부전극의 막 두께를 작게 하는 것이 용이해져, 하부전극의 표면적을 확실히 크게 할 수 있다. 또 산소장벽막을 하부전극과 독립시켜 형성하므로, 산소장벽막의 막 두께를 비교적 크게 할 수 있어, 용량절연막에 강유전체 또는 고유전체를 이용한 경우이며, 강유전체 등을 열처리에 의해 결정화할 때에, 도전성 플러그가 산화될 우려가 없다.
제 1 반도체장치의 제조방법에 있어서, 제 5 공정이, 하부전극 제 2 층간절연막 상에 위치하는 부분을, 예를 들어 CMP법 또는 레지스트 에치백으로 제거하는 공정을 포함하는 것이 바람직하다.
제 1 반도체장치의 제조방법은, 제 4 공정과 제 5 공정 사이에, 제 2 층간절연막 개구부의 저면 상 및 벽면 상에, 산소장벽막과 접속되며, 하부전극의 제 2 층간절연막에 대한 밀착성을 높이는 밀착층을 형성하는 공정을 추가로 구비하는 것이 바람직하다.
또는 제 1 반도체장치의 제조방법은, 제 4 공정과 제 5 공정 사이에, 제 2 층간절연막 개구부의 벽면 상에, 하부전극의 제 2 층간절연막에 대한 밀착성을 높이는 밀착층을 형성하는 공정을 추가로 구비하는 것이 바람직하다.
이 경우, 밀착층이 금속산화물로 구성되는 것이 바람직하다.
본 발명에 관한 제 2 반도체장치의 제조방법은, 반도체영역 상에 제 1 층간절연막을 형성하는 제 1 공정과, 제 1 층간절연막에 반도체영역과 접속되는 도전성 플러그를 형성하는 제 2 공정과, 제 1 층간절연막 상에, 도전성 플러그를 노출시키는 제 1 개구부를 갖는 제 2 절연막을 형성하는 제 3 공정과, 제 1 개구부에, 도전성 산소장벽막이 충전되도록 형성하는 제 4 공정과, 제 2 층간절연막 상에, 산소장벽막을 노출시키는 제 2 개구부를 갖는 제 3 층간절연막을 형성하는 제 5 공정과, 제 3 층간절연막 제 2 개구부의 저면 상 및 벽면 상에, 산소장벽막과 접속하도록 하부전극을 형성하는 제 6 공정과, 하부전극 상에 이 하부전극을 따르도록 용량절연막을 형성하는 제 7 공정과, 용량절연막 상에 이 용량절연막을 따르도록 상부전극을 형성하는 제 8 공정을 구비한다.
제 2 반도체장치의 제조방법에 의하면, 제 1 반도체장치와 마찬가지의 효과가 얻어지는데다가, 산소장벽막을 제 2 절연막의 제 1 개구부에 충전되도록 형성하므로, 산소장벽막이 에칭되기 어려운 재료로 된 경우라도, 산소장벽막의 형성이 용이해진다. 더욱이 산소장벽막 두께의 후막화도 용이하므로, 장벽특성을 확실하게 높일 수 있다.
제 2 반도체장치의 제조방법에 있어서, 제 6 공정이, 하부전극의 제 3 층간절연막 상에 위치하는 부분을 제거하는 공정을 포함하는 것이 바람직하다.
제 2 반도체장치의 제조방법은, 제 5 공정과 제 6 공정 사이에, 제 3 층간절연막 제 2 개구부의 저면 상 및 벽면 상에, 산소장벽막과 접속되며, 하부전극의 제 3 층간절연막에 대한 밀착성을 높이는 밀착층을 형성하는 공정을 추가로 구비하는 것이 바람직하다.
또 제 2 반도체장치의 제조방법은, 제 5 공정과 제 6 공정 사이에, 제 3 층 간절연막 제 2 개구부의 벽면 상에, 하부전극의 제 3 층간절연막에 대한 밀착성을 높이는 밀착층을 형성하는 공정을 추가로 구비하는 것이 바람직하다.
이 경우, 밀착층이 금속산화물로 구성되는 것이 바람직하다.
본 발명에 관한 제 3 반도체장치의 제조방법은, 반도체영역 상에 제 1 층간절연막을 형성하는 제 1 공정과, 제 1 층간절연막에 반도체영역과 접속되는 도전성 플러그를 형성하는 제 2 공정과, 제 1 층간절연막 상에, 도전성 플러그를 피복하도록 도전성 산소장벽막을 형성하는 제 3 공정과, 제 1 층간절연막 상에, 제 2 층간절연막을 이 제 2 층간절연막으로부터 산소장벽막이 노출되도록 형성하는 제 4 공정과, 노출된 산소장벽막 상에, 막 두께가 비교적 큰 하부전극을 형성하는 제 5 공정과, 하부전극의 상면 및 측면 상에 용량절연막을 형성하는 제 6 공정과, 용량절연막 상에 이 용량절연막을 따르도록 상부전극을 형성하는 제 7 공정을 구비한다.
제 3 반도체장치의 제조방법에 의하면, 노출된 산소장벽막 상에 막 두께가 비교적 큰 하부전극을 형성한다. 그 후, 하부전극의 상면 및 측면 상에 용량절연막을 형성하기 때문에, 용량절연막의 일부는, 하부전극에 있어서 벽면 상 부분이 기판 면과 거의 수직인 면을 가지므로, 용량을 확보하면서 용량소자의 기판 면으로의 투영면적을 축소할 수 있다. 그리고 막 두께가 비교적 큰 하부전극을 산소장벽막의 형성 후에 형성하므로, 산소장벽막과 동시에 형성하는 경우에 비해 가공이 용이해진다. 또 제 2 층간절연막을 이 제 2 층간절연막으로부터 산소장벽막이 노출되도록 형성하므로, 하부전극 주위에 제 2 층간절연막이 존재한다. 그 결과, 산소장벽막보다 큰 면적이라도 하부전극을 제 2 층간절연막 상까지 노출되도록 형성할 수 있으 므로, 산소장벽막과 하부전극의 위치조정이 용이해진다.
본 발명에 관한 제 4 반도체장치의 제조방법은, 반도체영역 상에 제 1 층간절연막을 형성하는 제 1 공정과, 제 1 층간절연막에 반도체영역과 접속되는 도전성 플러그를 형성하는 제 2 공정과, 제 1 층간절연막 상에, 상기 도전성 플러그를 피복하도록 도전성 산소장벽막을 형성하는 제 3 공정과, 제 1 층간절연막 상에, 제 2 층간절연막을 이 제 2 층간절연막으로부터 산소장벽막이 노출되도록 형성하는 제 4 공정과, 노출된 산소장벽막 상에, 막 두께가 비교적 큰 바탕막을 형성하는 제 5 공정과, 바탕막의 상면 및 측면 상에, 그 단부가 산소장벽막과 접속되도록 하부전극을 형성하는 제 6 공정과, 하부전극 상에 이 하부전극을 따르도록 용량절연막을 형성하는 제 7 공정과, 용량절연막 상에 이 용량절연막을 따르도록 상부전극을 형성하는 제 8 공정을 구비한다.
제 4 반도체장치의 제조방법에 의하면, 제 3 반도체장치의 제조방법과 마찬가지의 효과가 얻어짐과 더불어, 하부전극 자체를 두꺼운 막으로 하는 대신에 하부전극의 바탕막으로서 다른 막 두께 부재를 이용하므로, 하부전극보다 가공이 용이한 재료를 선택할 수 있으므로 수율이 향상된다.
제 4 반도체장치의 제조방법은, 제 5 공정과 제 6 공정 사이에, 바탕막 표면에, 하부전극의 바탕막에 대한 밀착성을 높이는 밀착층을 형성하는 공정을 추가로 구비하는 것이 바람직하다.
본 발명에 관한 제 5 반도체장치의 제조방법은, 반도체영역 상에 제 1 층간절연막을 형성하는 제 1 공정과, 제 1 층간절연막에 반도체영역과 접속되는 도전성 플러그를 형성하는 제 2 공정과, 제 1 층간절연막 상에, 도전성 플러그를 피복하도록 도전성 산소장벽막을 형성하는 제 3 공정과, 제 1 층간절연막 상에, 산소장벽막을 포함하는 전면에 걸쳐 제 2 층간절연막을 형성한 후, 형성된 제 2 층간절연막에 산소장벽막을 노출시키는 개구부를 형성하는 제 4 공정과, 제 2 층간절연막에 있어서 개구부의 저면 상 및 벽면 상에 도전성 막을 퇴적시킴으로써, 산소장벽막 상에 이 산소장벽막과 접속하는 도전성 막으로 이루어지는 유저부 통모양의 하부전극을 형성하는 제 5 공정과, 제 2 층간절연막을 제거하고 하부전극을 노출시킨 후, 노출된 하부전극의 내벽 면 및 외벽 면 상을 따르도록 용량절연막을 형성하는 제 6 공정과, 용량절연막 상에 이 용량절연막을 따르도록 상부전극을 형성하는 제 7 공정을 구비한다.
제 5 반도체장치의 제조방법에 의하면, 산소장벽막 상에 이 산소장벽막과 접속되는 도전성 막으로 된 유저부 통모양의 하부전극을 형성한 후, 노출된 하부전극의 내벽 면 및 외벽 면 상을 따르도록 용량절연막을 형성하기 때문에, 용량절연막의 일부는, 하부전극의 내벽 면 상 및 외벽 면 상 부분이 기판면과 거의 수직인 면을 가지므로, 용량을 대폭 증대시키면서, 용량소자의 기판 면으로의 투영면적을 축소할 수 있다.
본 발명에 관한 제 6 반도체장치의 제조방법은, 반도체영역 상에 제 1 층간절연막을 형성하는 제 1 공정과, 제 1 층간절연막에 상기 반도체영역과 접속되는 도전성 플러그를 형성하는 제 2 공정과, 제 1 층간절연막 상에, 도전성 플러그를 피복하도록 도전성 산소장벽막을 형성하는 제 3 공정과, 제 1 층간절연막 상에, 산 소장벽막을 포함하는 전면에 걸쳐 제 2 층간절연막을 형성한 후, 형성된 제 2 층간절연막에, 산소장벽막을 노출시키는 개구부를 형성하는 제 4 공정과, 제 2 층간절연막 개구부의 저면 상 및 벽면 상에, 유저부 통모양의 형상유지막을 형성하는 제 5 공정과, 제 2 층간절연막을 제거하고 형상유지막의 외벽 면을 노출시킨 후, 노출된 형상유지막의 내벽 면 및 외벽 면 상을 따름과 동시에, 그 단부가 산소장벽막과 접속하도록 하부전극을 형성하는 제 6 공정과, 하부전극 상에 이 하부전극을 따르도록 용량절연막을 형성하는 제 7 공정과, 용량절연막 상에 이 용량절연막을 따르도록 상부전극을 형성하는 제 8 공정을 구비한다.
제 6 반도체장치의 제조방법에 의하면, 제 5 반도체장치의 제조방법과 마찬가지 효과를 얻음과 더불어, 유저부 통모양체로서 하부전극을 이용하는 대신에 다른 부재로 된 형상유지막을 이용하므로, 유저부 통모양체의 형상 변화를 방지할 수 있다.
제 6 반도체장치의 제조방법에 있어서, 형상유지막이 금속산화물로 구성되는 것이 바람직하다.
제 1~제 6 반도체장치의 제조방법에 있어서, 용량절연막이 강유전체 또는 고유전체로 구성되는 것이 바람직하다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(실시예)
(제 1 실시예)
본 발명의 제 1 실시예에 대하여 도면을 참조하면서 설명한다.
도 1은 본 발명의 제 1 실시예에 관한 반도체장치의 단면구성을 나타낸다.
도 1에 나타내는 바와 같이, 예를 들어 실리콘(Si)으로 된 반도체기판(10)에 있어서 STI(Shallow Trench Isoslation)막(11)으로 구획된 소자형성영역에는 MOS트랜지스터(30)가 형성된다. 여기서는 1 개의 소자형성영역만을 나타내지만, 반도체기판(10) 상에 복수의 소자형성영역을 포함한다. 이하의 각 실시예에 있어서도 마찬가지이다.
MOS트랜지스터(30)를 포함한 반도체기판(10) 상에는 막 두께 약 500㎚의 산화실리콘(SiO2)으로 된 제 1 층간절연막(12)이 형성된다.
제 1 층간절연막(12)에는 두께 약 10㎚의 티탄과 두께 약 20㎚의 질화티탄(TiN)이 적층되어 이루어진 장벽층(도시 생략)을 하부에 형성한 텅스텐(W)으로 된 도전성 플러그(13)가, MOS트랜지스터(30)의 소스확산영역(30a)과 접속되도록 형성된다.
도전성 플러그(13) 상에는 이 도전성 플러그(13)와 전기적으로 접속되고, 또 도전성 플러그(13)를 피복하도록 도전성 산소장벽막(14)이 형성된다. 산소장벽막(14)은, 아래쪽으로부터 순차 적층된, 두께 약 50㎚의 질화티탄알루미늄(TiAlN)과, 두께 약 50㎚의 이리듐(Ir)과, 두께 약 50㎚의 산화이리듐(IrO2)으로 구성된다.
제 1 층간절연막(12) 상에는, 막 두께 약 500㎚의 산화실리콘으로 이루어지 며, 산소장벽막(14)을 노출시키는 개구부(15a)를 갖는 제 2 층간절연막(15)이 형성된다.
개구부(15a)의 벽면 상 및 이 개구부(15a)의 저면으로부터 노출되는 산소장벽막(14) 상에는, 두께 약 50㎚의 백금(Pt)으로 된 하부전극(16)이 형성된다.
하부전극(16) 상에는, 두께 약 50㎚이며 스트론튬(Sr), 비스무트(Bi), 탄탈(Ta) 및 니오브(Nb)를 함유하는 비스무트층상 페로브스카이트형 산화물인 강유전체로 구성된 용량절연막(17)이, 하부전극(16)을 따라 형성된다. 용량절연막(17) 상에는 두께 약 50㎚의 백금(Pt)으로 된 상부전극(18)이 용량절연막(17)을 따라 형성된다.
이와 같이 제 1 실시예에 관한 용량소자(19)는, 하부전극(16), 용량절연막(17) 및 상부전극(18)으로 구성되며, MOS트랜지스터(30)의 소스확산영역(30a) 상에 형성된 도전성 플러그(13)의 더 위쪽에 위치하도록 형성된다. 이로써, 용량소자와 트랜지스터로 구성된 셀의 단위면적을 작게 할 수 있다.
그 뿐만 아니라 용량절연막(17)은 제 2 층간절연막(15)에 형성된 산소장벽막(14)을 노출시키는 개구부(15a)의 저면 및 벽면 상을 따라 형성되므로, 용량절연막(17)에는 도전성 플러그(13)의 관통방향으로 굴곡하는 굴곡부(17a)가 형성된다. 이 굴곡부(17a)에 의해 용량절연막(17)의 일부는 기판 면과 거의 수직인 면을 갖게 되어, 소정의 용량을 확보하면서 용량절연막(17)의 기판면으로의 투영면적, 즉 셀 단위면적을 더욱 작게 할 수 있다.
여기서, 제 1 층간절연막(12) 및 제 2 층간절연막(15)은, 산화실리콘 대신에 그보다 유전율이 작은 불소(F)가 첨가된 산화실리콘(FSG) 등, 절연성을 갖는 재료이면 된다.
또 도전성 플러그(13)는 텅스텐에 한정되지 않으며, 다결정 실리콘 등 도전성을 갖는 재료이면 된다.
또한 하부전극(16) 및 상부전극(18)은 백금에 한정되지 않으며, 고온의 산소분위기에서 도전성이 유지되는 재료이면 된다.
또 용량절연막(17)은, 강유전체로 구성된 금속산화물 또는 고유전체로 구성된 금속산화물이 바람직하다.
(제 1 실시예의 제 1 제조방법)
이하, 상기와 같이 구성된 반도체장치의 제 1 제조방법에 대하여 도면을 참조하면서 설명하기로 한다.
도 2의 (a)~(d)는 제 1 실시예에 관한 반도체장치 제 1 제조방법의 공정순 단면구성을 나타낸다.
먼저, 도 2의 (a)에 나타내는 바와 같이 반도체기판(10) 주면의 상부에, STI막(11)을 선택적으로 형성하고, 주면을 복수의 소자형성영역으로 구획한다. 그 후, 각 소자형성영역에 MOS트랜지스터(30)를 형성하고, 형성된 MOS트랜지스터(30)를 포함하는 반도체기판(10) 상에 전면에 걸쳐 화학적기상퇴적(CVD)법으로, 막 두께 약 1000㎚의 산화실리콘으로 된 제 1 층간절연막(12)을 퇴적시킨다. 이어서 화학기계적연마(CMP)법으로, 퇴적된 제 1 층간절연막(12) 상면을 평탄화하여 그 막 두께를 500㎚ 정도로 한다. 그 후, 리소그래피 및 드라이에칭으로, 제 1 층간절연막(12) MOS트랜지스터(30)의 소스영역(30a) 위쪽에 콘택트홀을 선택적으로 개구시킨다. 이어서 스퍼터링 또는 CVD법으로, 콘택트홀을 포함한 제 1 층간절연막(12) 상에, 두께 약 10㎚의 티탄 및 두께 약 20㎚의 질화티탄을 퇴적시켜 장벽층(도시 생략)을 형성한다. 다음에 CVD법으로, 장벽층 상에, 콘택트홀을 충전하도록 두께 약 500㎚의 텅스텐으로 된 금속막을 퇴적시킨다. 그 후, CMP법으로, 장벽층 및 금속막의 제 1 층간절연막(12) 상에 위치하는 부분을 제거함으로써, 콘택트홀에 장벽층 및 금속막으로 구성된 도전성 플러그(13)를 형성한다.
다음으로 도 2의 (b)에 나타내는 바와 같이 스퍼터링으로, 도전성 플러그(13)를 포함한 제 1 층간절연막(12) 상에, 두께 약 50㎚의 질화티탄알루미늄, 두께 약 50㎚의 이리듐 및 두께 약 50㎚의 산화이리듐을 순차 퇴적시켜 산소장벽 형성막을 형성한다. 이어서 산소장벽 형성막을 리소그래피 및 드라이에칭으로 도전성 플러그(13)를 포함한 영역에서 패터닝하여, 산소장벽 형성막으로부터 산소장벽막(14)을 형성한다.
다음으로 도 2의 (c)에 나타내는 바와 같이 CVD법으로, 제 1 층간절연막(12) 상에 산소장벽막(14)을 포함한 전면에 걸쳐, 막 두께 약 1000㎚의 산화실리콘으로 된 제 2 층간절연막(15)을 퇴적시킨다. 그 후, CMP법으로, 퇴적시킨 제 2 층간절연막(15)의 상면을 그 막 두께가 500㎚ 정도로 되도록 평탄화한다. 이어서 리소그래피 및 드라이에칭으로, 산소장벽막(14)을 노출시키는 개구부(15a)를 제 2 층간절연막(15)에 형성한 후 스퍼터링 또는 CVD법으로, 개구부(15a)를 포함한 제 2 층간절연막(15) 상에, 막 두께 약 50㎚의 백금으로 된 하부전극 형성막을 퇴적시킨다. 다 음에 리소그래피 및 드라이에칭으로, 퇴적시킨 하부전극 형성막을, 이 하부전극 형성막이 적어도 개구부(15a)의 저면 및 벽면 상에 남도록 패터닝하여 하부전극 형성막으로부터 하부전극(16)을 형성한다.
다음, 도 2의 (d)에 나타내는 바와 같이 CVD법으로, 하부전극(16)을 포함한 제 2 층간절연막(15) 상에, 막 두께 약 50㎚이며 스트론튬, 비스무트, 탄탈 및 니오브를 함유하는 강유전체로 구성된 용량절연막 형성막을 퇴적시킨다. 이어서 스퍼터링 또는 CVD법으로 용량절연막 형성막 상에, 막 두께 약 50㎚의 백금으로 된 상부전극 형성막을 퇴적시킨다. 그 후, 리소그래피 및 드라이에칭으로 용량절연막 형성막 및 상부전극 형성막을, 하부전극(16)을 포함하도록 패터닝하여 용량절연막 형성막으로부터 용량절연막(17)을 형성하며, 상부전극 형성막으로부터 상부전극(18)을 형성한다. 계속해서 약 700℃의 온도에서 약 10 분간 어닐링하여, 용량절연막(17)을 구성하는 강유전체의 결정화를 도모한다.
그 후, 도시하지는 않지만 반도체기판(10) 상에 소정의 배선 등을 형성한 다음, 보호절연막을 성막한다.
이와 같이 제 1 실시예의 제 1 제조방법에 의하면, 하부전극(16)과 도전성 플러그(13) 사이에 산소장벽막(14)을 개재시키므로, 용량절연막(17)을 결정화할 때 열처리에 의해, 용량절연막(17)을 구성하는 산소원자때문에 도전성 플러그(13)가 산화되는 일이 없다.
뿐만 아니라 산소장벽막(14)과 하부전극(16)은 각각 다른 공정으로 형성하므로, 산소장벽막(14)의 막 두께를 상대적으로 크게 함으로써 이 산소장벽막(14)의 장벽특성 향상을 도모할 수 있음과 동시에, 반대로 하부전극(16)의 막 두께를 상대적으로 작게 함으로써 용량절연막(17)의 기판 면과 거의 수직인 부분을 형성할 수 있으므로, 용량절연막(17)의 표면적을 확실하게 증대시킬 수 있다.
따라서, 예를 들어 하부전극(16)의 막 두께를 상대적으로 크게 하면, 백금 등의 고융점금속은 일반적으로 에칭이 어려워진다는 사태를 피할 수 있다. 또한 용량절연막(17)의 굴곡부(17a)에 의한 입체화를 도모하기 위해 형성한 제 2 절연막(15) 개구부(15a)의 개구 지름이 작아져버려, 용량절연막(17)의 실효 면적이 감소된다는 사태를 방지할 수 있다.
(제 1 실시예의 제 2 제조방법)
이하, 제 1 실시예에 관한 반도체장치의 제 2 제조방법에 대하여 도면을 참조하면서 설명한다.
도 3의 (a)~(d)는 제 1 실시예에 관한 반도체장치 제 2 제조방법의 공정순 단면구성을 나타낸다. 도 3에서, 도 2에 나타낸 구성부재와 동일한 구성부재에는 동일 부호를 부여한다.
먼저 도 3의 (a)에 나타내는 바와 같이 제 1 제조방법과 마찬가지로, MOS트랜지스터(30)를 포함한 반도체기판(10) 상의 전면에, 막 두께 약 1000㎚의 산화실리콘으로 된 제 1 층간절연막(12)을 퇴적시킨다. 이어서 CMP법으로, 퇴적시킨 제 1 층간절연막(12)의 상면을 평탄화하여 그 막 두께를 500㎚ 정도로 한다. 그 후, 제 1 층간절연막(12)의 MOS트랜지스터(30) 소스영역(30a) 위쪽에 콘택트홀을 선택적으로 개구시킨다. 다음에 개구된 콘택트홀에, 장벽층 및 텅스텐으로 구성된 도전성 플러그(13)를 형성한다. 그 다음 CVD법으로, 막 두께 약 150㎚의 산화실리콘으로 된 제 2 층간절연막(20)을 퇴적시키고, 리소그래피 및 드라이에칭으로, 퇴적된 제 2 층간절연막(20)에 도전성 플러그(13)가 노출되도록 제 1 개구부(20a)를 형성한다.
다음에 도 3의 (b)에 나타내는 바와 같이 스퍼터링으로, 제 1 층간절연막(12) 상에 제 1 개구부(20a)를 포함한 전면에 걸쳐, 두께 약 50㎚의 질화티탄알루미늄, 두께 약 50㎚의 이리듐, 및 두께 약 50㎚의 산화이리듐을 순차 퇴적시켜 산소장벽 형성막을 형성한다. 이어서 CMP법으로, 산소장벽 형성막의 제 2 층간절연막(20) 위쪽 부분을 제거함으로써 제 2 층간절연막(20)의 제 1 개구부(20a)에 산소장벽막(14)을 형성한다.
다음에 도 3의 (c)에 나타내는 바와 같이 CVD법으로, 제 2 층간절연막(20) 상에 산소장벽막(14)을 포함한 전면에 걸쳐, 막 두께 약 500㎚의 산화실리콘으로 된 제 3 층간절연막(21)을 성막한다. 이어서 리소그래피 및 드라이에칭으로 제 3 층간절연막(21)에, 산소장벽막(14)을 노출시키는 제 2 개구부(21a)를 형성한 후 스퍼터링 또는 CVD법으로, 제 2 개구부(21a)를 포함한 제 3 층간절연막(21) 상에, 막 두께 약 50㎚의 백금으로 된 하부전극 형성막을 퇴적시킨다. 계속해서 리소그래피 및 드라이에칭법으로, 퇴적된 하부전극 형성막을, 이 하부전극 형성막이 적어도 제 2 개구부(21a)의 저면 및 벽면 상에 남도록 패터닝하여, 하부전극 형성막으로부터 하부전극(16)을 형성한다.
다음으로 도 3의 (d)에 나타내는 바와 같이 CVD법으로, 하부전극(16)을 포함 한 제 3 층간절연막(21) 상에, 막 두께 약 50㎚이며 스트론튬, 비스무트, 탄탈 및 니오브를 포함한 강유전체로 구성된 용량절연막(17)을 형성한 다음에, 스퍼터링 또는 CVD법으로 용량절연막(17) 상에, 막 두께 약 50㎚의 백금으로 된 상부전극(18)을 형성한다. 여기서는 용량절연막(17) 및 상부전극(18)을 동일 마스크로 패터닝한다. 이로써 하부전극(16), 용량절연막(17) 및 상부전극(18)으로 구성된 용량소자(19)가 형성된다. 여기서도 약 700℃의 온도에서 약 10 분간 어닐링하여, 용량절연막(17)을 구성하는 강유전체의 결정화를 도모한다.
그 후, 도시하지는 않지만, 반도체기판(10) 상에 소정의 배선 등을 형성한 후, 보호절연막을 성막한다.
이와 같이 제 1 실시예의 제 2 제조방법에 의하면, 산소장벽막(14)을, 이 산소장벽막(14)의 막 두께를 결정하기 위한 제 2 층간절연막(20)의 제 1 개구부(20a)에 매입함으로써 형성하므로, 산소장벽막(14)에 에칭이 어려운 재료를 이용한 경우라도 산소장벽막(14)의 미세가공이 용이해진다. 또 산소장벽막(14)의 장벽특성을 높이기 위한 후막화도 비교적 용이해진다.
(제 1 제조방법의 변형예)
이하, 제 1 실시예에 관한 반도체장치 제 1 제조방법의 변형예에 대하여 도면을 참조하면서 설명한다.
도 4의 (a)~(d)는 제 1 실시예에 관한 반도체장치 제 1 제조방법 변형예의 공정순 단면구성을 나타낸다. 도 4에 있어서, 도 2에 나타낸 구성부재와 동일한 구성부재에는 동일 부호를 부여한다.
먼저 도 4의 (a)에 나타내는 바와 같이 제 1 제조방법과 마찬가지로, MOS트랜지스터(30)를 포함한 반도체기판(10) 상의 전면에, 막 두께 약 1000㎚의 산화실리콘으로 된 제 1 층간절연막(12)을 퇴적시킨다. 이어서 CMP법으로, 퇴적된 제 1 층간절연막(12)의 상면을 평탄화하여 그 막 두께를 500㎚ 정도로 한다. 그 후, 제 1 층간절연막(12)의 MOS트랜지스터(30) 소스영역(30a) 위쪽에 콘택트홀을 선택적으로 개구시킨다. 이어서, 개구된 콘택트홀에, 장벽층 및 텅스텐으로 구성된 도전성 플러그(13)를 형성한다.
다음에 도 4의 (b)에 나타내는 바와 같이 스퍼터링으로, 도전성 플러그(13)를 포함하는 제 1 층간절연막(12) 상에, 두께 약 50㎚의 질화티탄알루미늄, 두께 약 50㎚의 이리듐 및 두께 약 50㎚의 산화이리듐을 순차 퇴적시켜 산소장벽 형성막을 형성한다. 이어서 산소장벽 형성막을, 리소그래피 및 드라이에칭에 의해 도전승 플러그(13)를 포함하도록 패터닝하여, 산소장벽 형성막으로부터 산소장벽막(14)을 형성한다.
다음에 도 4의 (c)에 나타내는 바와 같이 CVD법으로, 제 1 층간절연막(12) 상에 산소장벽막(14)을 포함한 전면에 걸쳐, 막 두께 약 1000㎚의 산화실리콘으로 된 제 2 층간절연막(15)을 퇴적시킨다. 이어서 CMP법으로, 퇴적된 제 2 층간절연막(15)의 상면을 그 막 두께가 500㎚ 정도가 되도록 평탄화한다. 그 후, 리소그래피 및 드라이에칭으로 제 2 층간절연막(15)에, 산소장벽막(14)을 노출시키는 개구부(15a)를 형성하고, 이어서 스퍼터링 또는 CVD법으로, 개구부(15a)의 저면 상 및 벽면 상에, 막 두께 약 50㎚의 백금으로 된 하부전극 형성막을 산소장벽막(14)과 접속하도록 퇴적시킨다. 계속해서 CMP법 또는 레지스트 에치백으로, 퇴적된 하부전극 형성막의 제 2 층간절연막(15) 위쪽 부분을 제거하고, 이 하부전극 형성막을 개구부(15a)의 저면 및 벽면 상에 남김으로써, 하부전극 형성막으로부터 하부전극(16A)을 형성한다.
다음으로 도 4의 (d)에 나타내는 바와 같이 CVD법으로, 하부전극(16A)을 포함한 제 2 층간절연막(15) 상에, 막 두께 약 50㎚이며 스트론튬, 비스무트, 탄탈 및 니오브를 함유한 강유전체로 구성된 용량절연막(17)을 형성한 다음, 스퍼터링 또는 CVD법으로 용량절연막(17) 상에, 막 두께 약 50㎚의 백금으로 된 상부전극(18)을 형성한다. 이로써 하부전극(16A), 용량절연막(17) 및 상부전극(18)으로 구성된 용량소자(19)가 형성된다. 여기서도 약 700℃의 온도에서 약 10 분간 어닐링을 실시하여, 용량절연막(17)을 구성하는 강유전체의 결정화를 도모한다.
그 후, 도시하지는 않지만, 반도체기판(10) 상에 소정의 배선 등을 형성한 후, 보호절연막을 성막한다.
이와 같이 제 1 제조방법의 변형예에 의하면, 도 4의 (c)에 나타낸 하부전극(16A)의 형성공정에서, CMP법 또는 레지스트 에치백으로 하부전극(16A)을 형성하므로, 제 2 층간절연막(15)의 개구부(15a)와 하부전극(16A)의 위치조정 마진을 확보할 필요가 없어지므로, 셀 면적을 보다 작게 할 수 있다.
여기서, 본 변형예에 있어서도 산소장벽막(14)의 형성에는, 제 2 제조방법, 즉 산소장벽막(14)을 층간절연막의 개구부에 충전시켜 형성하는 방법을 이용해도 된다.
(제 2 실시예)
이하, 본 발명의 제 2 실시예에 대하여 도면을 참조하면서 설명한다.
도 5는 본 발명의 제 2 실시예에 관한 반도체장치의 단면구성을 나타낸다. 도 5에 있어서, 도 1에 나타낸 구성부재와 동일한 구성부재에는 동일 부호를 부여함으로써 설명을 생략한다.
도 5에 나타내는 바와 같이 제 2 실시예에 관한 반도체장치는, 제 2 층간절연막(15) 개구부(15a)의 저면 상 및 측면 상에, 두께 약 5㎚의 산화이리듐으로 된 도전성을 갖는 밀착층(22)이 형성된다.
이 밀착층(22)에 의해, 산화실리콘으로 된 제 2 층간절연막(15)과 백금으로 된 하부전극(16) 사이의 밀착성이 향상되므로, 하부전극(16)이 제 2 층간절연막(15)으로부터 쉬이 박리하지 않게 된다.
이하, 상기와 같이 구성된 반도체장치의 제조방법에 대하여 도면을 참조하면서 설명한다.
도 6의 (a)~(d)는 제 2 실시예에 관한 반도체장치 제조방법의 공정순 단면구성을 나타낸다. 도 6에 있어서, 도 2에 나타낸 구성부재와 동일한 구성부재에는 동일 부호를 부여한다.
먼저 도 6의 (a)에 나타내는 바와 같이 제 1 실시예의 제 1 제조방법과 마찬가지로, MOS트랜지스터(30)를 포함한 반도체기판(10) 상의 전면에, 막 두께 약 1000㎚의 산화실리콘으로 된 제 1 층간절연막(12)을 퇴적시킨다. 이어서 CMP법으로, 퇴적된 제 1 층간절연막(12)의 상면을 평탄화하여 그 막 두께를 500㎚ 정도로 한다. 그 후, 제 1 층간절연막(12)의 MOS트랜지스터(30) 소스영역(30a) 위쪽에 콘택트홀을 선택적으로 개구시킨 다음, 개구된 콘택트홀에, 장벽층 및 텅스텐으로 구성된 도전성 플러그(13)를 형성한다.
다음에 도 6의 (b)에 나타내는 바와 같이 스퍼터링으로, 도전성 플러그(13)를 포함한 제 1 층간절연막(12) 상에, 두께 약 50㎚의 질화티탄알루미늄, 두께 약 50㎚의 이리듐 및 두께 약 50㎚의 산화이리듐을 순차 퇴적시켜 산소장벽 형성막을 형성한다. 이어서 리소그래피 및 드라이에칭으로, 도전성 플러그(13)를 포함하도록 산소장벽 형성막을 패터닝하여, 산소장벽 형성막으로부터 산소장벽막(14)을 형성한다.
다음에 도 6의 (c)에 나타내는 바와 같이 CVD법으로, 제 1 층간절연막(12) 상에 산소장벽막(14)을 포함한 전면에 걸쳐, 막 두께 약 1000㎚의 산화실리콘으로 된 제 2 층간절연막(15)을 퇴적시킨다. 이어서 CMP법으로, 퇴적된 제 2 층간절연막(15)의 상면을 그 막 두께가 500㎚로 되도록 평탄화한다. 그 후, 리소그래피 및 드라이에칭으로 제 2 층간절연막(15)에, 산소장벽막(14)을 노출시키는 개구부(15a)를 형성한 다음, 스퍼터링 또는 CVD법으로, 개구부(15a)를 포함한 제 2 층간절연막(15) 상에, 막 두께 약 5㎚의 산화이리듐으로 된 밀착층(22) 및 막 두께 약 50㎚의 백금으로 된 하부전극 형성막을 순차 퇴적시킨다. 계속해서 리소그래피 및 드라이에칭으로, 퇴적된 밀착층(22) 및 하부전극 형성막을, 이 밀착층(22) 및 하부전극 형성막이 적어도 개구부(15a)의 저면 및 벽면 상에 남도록 패터닝함으로써, 제 2 층간절연막(15)과의 사이에 밀착층(22)을 개재시킨 하부전극(16)을 형성 한다.
다음으로 도 6의 (d)에 나타내는 바와 같이 CVD법으로, 하부전극(16)을 포함한 제 2 층간절연막(15) 상에, 막 두께 약 50㎚이며 스트론튬, 비스무트, 탄탈 및 니오브를 함유한 강유전체로 구성된 용량절연막(17)을 형성한 다음, 스퍼터링 또는 CVD법으로 용량절연막(17) 상에, 막 두께 약 50㎚의 백금으로 된 상부전극(18)을 형성한다. 여기서는 용량절연막(17) 및 상부전극(18)을 동일 마스크로 패터닝한다. 이로써 하부전극(16), 용량절연막(17) 및 상부전극(18)으로 구성된 용량소자(19)가 형성된다. 여기서도 약 700℃의 온도에서 약 10 분간 어닐링하여, 용량절연막(17)을 구성하는 강유전체의 결정화를 도모한다.
그 후, 도시하지는 않지만, 반도체기판(10) 상에 소정의 배선 등을 형성한 후, 보호절연막을 성막한다.
이와 같이 제 2 실시예에 의하면, 제 2 층간절연막(15) 개구부(15a)의 저면 상 및 벽면 상에, 두께 약 5㎚의 산화이리듐으로 된 밀착층(22)을 형성하므로, 용량절연막(17)을 구성하는 강유전체를 결정화하는 어닐링처리 시에, 하부전극(16)이 제 2 층간절연막(15)으로부터 박리되는 것을 방지할 수 있다.
여기서, 제 2 실시예에 있어서도 산소장벽막(14)의 형성에, 제 1 실시예의 제 2 제조방법, 즉 산소장벽막(14)을 층간절연막의 개구부에 충전시켜 형성하는 방법을 이용해도 된다.
또 도 6의 (c)에 나타낸 공정에서, 밀착층(22)과 하부전극(16)을 형성할 때, 리소그래피 및 에칭에 의한 패터닝 대신에 도 4의 (c)에 나타낸 바와 같이 CMP법 등으로 형성해도 된다.
(제 2 실시예의 변형예)
이하, 본 발명 제 2 실시예의 변형예에 대하여 도면을 참조하면서 설명한다.
도 7은 본 발명 제 2 실시예의 변형예에 관한 반도체장치의 단면구성을 나타낸다. 도 7에 있어서, 도 5에 나타낸 구성부재와 동일한 구성부재에는 동일 부호를 부여함으로써 설명을 생략한다.
본 변형예에 의한 반도체장치는, 제 2 층간절연막(15) 개구부(15a)의 측면 상에, 두께 약 10㎚의 산화티탄(TiO2)으로 된 절연성 밀착층(23)이 형성되는 점을 특징으로 한다.
이 밀착층(23)에 의해, 산화실리콘으로 된 제 2 층간절연막(15)과 백금으로 된 하부전극(16) 사이의 밀착성이 향상되므로, 하부전극(16)이 제 2 층간절연막(15)으로부터 쉬이 박리되지 않게 된다. 또 밀착층(23)은 개구부(15a)의 측면 상에만 선택적으로 형성되므로, 산소장벽막(14)은 하부전극(16)과 직접 접속된다. 이로써, 본 변형예는 제 2 실시예와 달리, 밀착층(23)에 도전성을 갖지 않는 재료도 이용할 수 있다. 그 결과, 밀착층(23)의 재료를 선택하는 데 있어서 밀착성이 높은 재료나, 값싼 재료라는 식으로, 재료 선택의 폭이 넓어진다.
여기서 밀착층(23)은, 제 2 층간절연막(15)과 하부전극(16)과의 밀착성이 우수한 재료이면 된다.
이하, 상기와 같이 구성된 반도체장치의 제조방법에 대하여 도면을 참조하면 서 설명한다.
도 8의 (a)~(d)는 제 2 실시예 변형예에 관한 반도체장치 제조방법의 공정순 단면구성을 나타낸다. 도 8에 있어서, 도 6에 나타낸 구성부재와 동일한 구성부재에는 동일 부호를 부여한다.
먼저 도 8의 (a)에 나타내는 바와 같이 제 1 실시예의 제 1 제조방법과 마찬가지로, MOS트랜지스터(30)를 포함한 반도체기판(10) 상의 전면에, 막 두께 약 1000㎚의 산화실리콘으로 된 제 1 층간절연막(12)을 퇴적시킨다. 이어서 CMP법으로, 퇴적된 제 1 층간절연막(12)의 상면을 평탄화하여 그 막 두께를 500㎚ 정도로 한다. 그 후, 제 1 층간절연막(12)의 MOS트랜지스터(30) 소스영역(30a) 위쪽에 콘택트홀을 선택적으로 개구시킨 다음, 개구된 콘택트홀에, 장벽층 및 텅스텐으로 구성된 도전성 플러그(13)를 형성한다. 다음에 스퍼터링으로, 도전성 플러그(13)를 포함하는 제 1 층간절연막(12) 상에, 두께 약 50㎚의 질화티탄알루미늄, 두께 약 50㎚의 이리듐 및 두께 약 50㎚의 산화이리듐을 순차 퇴적시켜 산소장벽 형성막을 형성한다. 이어서 산소장벽 형성막을, 리소그래피 및 드라이에칭으로 도전성 플러그(13)를 포함하도록 패터닝하여, 산소장벽 형성막으로부터 산소장벽막(14)을 형성한다.
다음에 도 8의 (b)에 나타내는 바와 같이 CVD법으로, 제 1 층간절연막(12) 상에 산소장벽막(14)을 포함한 전면에 걸쳐, 막 두께 약 1000㎚의 산화실리콘으로 된 제 2 층간절연막(15)을 퇴적시킨다. 이어서 CMP법으로, 퇴적된 제 2 층간절연막(15)의 상면을 그 막 두께가 500㎚ 정도로 되도록 평탄화한다. 그 후, 리소그래피 및 드라이에칭으로 제 2 층간절연막(15)에, 산소장벽막(14)을 노출시키는 개구부(15a)를 형성한 다음, 스퍼터링 또는 CVD법으로, 개구부(15a)의 저면 상 및 벽면 상에, 막 두께 약 5㎚의 티탄(Ti)으로 된 금속층(22)을 퇴적시킨다. 그리고 퇴적된 금속층에 대하여, 온도 약 650℃의 산소분위기에서 약 60 분간 산화처리를 실시하여 금속층을 산화시킴으로써, 산화티탄으로 된 밀착층 형성층을 형성한다. 계속해서, 형성된 밀착층 형성층에, 예를 들어 염소(Cl2)가스를 이용한 이방성 드라이에칭에 의한 에치백을 실시하여, 제 2 층간절연막(15) 개구부(15a)의 벽면 상에 밀착층 형성층으로부터 밀착층(23)을 형성한다.
다음으로 도 8의 (c)에 나타내는 바와 같이 스퍼터링 또는 CVD법으로, 개구부(15a)를 포함한 제 2 층간절연막(15) 상에, 막 두께 약 50㎚의 백금으로 된 하부전극 형성막을 퇴적시킨다. 이어서 리소그래피 및 드라이에칭으로, 퇴적된 하부전극 형성막을, 이 하부전극 형성막이 적어도 개구부(15a)의 저면 및 벽면 상에 남도록 패터닝함으로써, 제 2 층간절연막(15)과의 사이에 밀착층(23)을 개재시킨 하부전극(16)을 형성한다.
다음으로 도 8의 (d)에 나타내는 바와 같이 CVD법으로, 하부전극(16)을 포함한 제 2 층간절연막(15) 상에, 막 두께 약 50㎚이며 스트론튬, 비스무트, 탄탈 및 니오브를 함유한 강유전체로 구성된 용량절연막(17)을 형성한 다음, 스퍼터링 또는 CVD법으로 용량절연막(17) 상에, 막 두께 약 50㎚의 백금으로 된 상부전극(18)을 형성한다. 이로써 하부전극(16), 용량절연막(17) 및 상부전극(18)으로 구성된 용량 소자(19)가 형성된다. 여기서도 약 700℃의 온도에서 약 10 분간 어닐링하여, 용량절연막(17)을 구성하는 강유전체의 결정화를 도모한다.
그 후, 도시하지는 않지만, 반도체기판(10) 상에 소정의 배선 등을 형성한 후, 보호절연막을 성막한다.
이와 같이 본 변형예에 의하면, 제 2 층간절연막(15) 개구부(15a)의 벽면 상에, 두께 약 5㎚의 산화티탄으로 된 밀착층(23)을 형성하므로, 용량절연막(17)을 구성하는 강유전체를 결정화하는 어닐링처리 시에, 하부전극(16)이 제 2 층간절연막(15)으로부터 박리되는 것을 방지할 수 있다.
또 밀착층(23)은 금속산화물로 구성되므로, 밀착층(23)과 하부전극(16)의 반응에 의해 하부전극(16)과 제 2 층간절연막(15)의 밀착성이 향상된다. 더불어 용량절연막(17)의 어닐링처리 시에는 밀착층(23)으로부터 용량절연막(17)으로의 금속확산이 방지된다.
또한 도 8의 (b)에 나타낸 바와 같이, 밀착층(23)은 개구부(15a)의 벽면 에만에 형성되며, 하부전극(16)은 도전성 산소장벽막(14)과 직접 접속되므로, 밀착층(23)으로서 절연성재료를 이용할 수 있다.
여기서, 본 변형예에 있어서도 산소장벽막(14)의 형성에, 제 1 실시예의 제 2 제조방법, 즉 산소장벽막(14)은 층간절연막의 개구부를 충전시켜 형성해도 된다.
또 도 8의 (c)에 나타낸 공정에서, 하부전극(16)을 형성할 때, 리소그래피 및 에칭에 의한 패터닝 대신에 도 4의 (c)에 나타낸 바와 같이 CMP법 등으로 형성해도 된다.
(제 3 실시예)
이하, 본 발명의 제 3 실시예에 대하여 도면을 참조하면서 설명한다.
도 9는 본 발명의 제 3 실시예에 관한 반도체장치의 단면구성을 나타낸다. 도 9에 있어서, 도 1에 나타낸 구성부재와 동일한 구성부재에는 동일 부호를 부여함으로써 설명을 생략한다.
도 9에 나타내는 바와 같이 제 3 실시예에 관한 반도체장치는, 제 1 및 제 2 실시예와 마찬가지로, 도전성 플러그(13), 산소장벽막(14) 및 용량소자(19)가 기판 면에 대하여 수직 방향으로 적층되어 구성되는 스택형 셀구조를 갖는다.
제 3 실시예의 특징으로서, 용량소자(19)를 구성하는 하부전극(16B)은 두께 약 300㎚의 비교적 막 두께가 큰 백금으로 구성된다.
막 두께 약 50㎚의 강유전체로 구성되고 하부전극(16B)의 표면상에 형성되는 용량절연막(17)은, 이 하부전극(16B)의 상면과 측면이 이루는 각도에 의해 굴곡부(17a)가 형성된다. 이 굴곡부(17a)에 의해 용량절연막(17)의 일부는, 기판 면과 거의 수직인 면을 갖게 되며, 소정의 용량을 확보하면서 용량절연막(17)의 기판 면으로의 투영면적을 확실히 작게 할 수 있다.
이하, 상기와 같이 구성된 반도체장치의 제조방법에 대하여 도면을 참조하면서 설명한다.
도 10의 (a)~(d)는 제 3 실시예에 관한 반도체장치 제조방법의 공정순 단면구성을 나타낸다. 도 10에 있어서, 도 2에 나타낸 구성부재와 동일한 구성부재에는 동일 부호를 부여한다.
먼저 도 10의 (a)에 나타내는 바와 같이 제 1 실시예의 제 1 제조방법과 마찬가지로, MOS트랜지스터(30)를 포함한 반도체기판(10) 상의 전면에, 막 두께 약 1000㎚의 산화실리콘으로 된 제 1 층간절연막(12)을 퇴적시킨다. 이어서 CMP법으로, 퇴적된 제 1 층간절연막(12)의 상면을 평탄화하여 그 막 두께를 500㎚ 정도로 한다. 그 후, 제 1 층간절연막(12)의 MOS트랜지스터(30) 소스영역(30a) 위쪽에 콘택트홀을 선택적으로 개구시킨 다음, 개구된 콘택트홀에, 장벽층 및 텅스텐으로 구성된 도전성 플러그(13)를 형성한다. 그 다음에 스퍼터링으로, 도전성 플러그(13)를 포함한 제 1 층간절연막(12) 상에, 두께 약 50㎚의 질화티탄알루미늄, 두께 약 50㎚의 이리듐 및 두께 약 50㎚의 산화이리듐을 순차 퇴적시켜 산소장벽 형성막을 형성한다. 이어서 리소그래피 및 드라이에칭으로, 도전성 플러그(13)를 포함하도록 산소장벽 형성막을 패터닝하여, 산소장벽 형성막으로부터 산소장벽막(14)을 형성한다.
다음에 도 10의 (b)에 나타내는 바와 같이 CVD법으로, 제 1 층간절연막(12) 상에 산소장벽막(14)을 포함한 전면에 걸쳐, 막 두께 약 300㎚의 산화실리콘으로 된 제 2 층간절연막(15)을 퇴적시킨다. 이어서 CMP법으로, 퇴적된 제 2 층간절연막(15)의 상면을 산소장벽막(14)이 노출될 때까지 연마하여, 제 2 층간절연막(15) 및 산소장벽막(14)의 상면을 평탄화한다.
다음으로 도 10의 (c)에 나타내는 바와 같이 스퍼터링으로, 제 2 층간절연막(15) 상에 산소장벽막(14)을 포함한 전면에 걸쳐, 두께 약 300㎚의 백금으로 된 하부전극 형성막을 퇴적시킨다. 이어서 리소그래피 및 드라이에칭으로, 그 산소장벽막(14)의 위쪽 부분을 포함하도록 하부전극 형성막을 패터닝하여, 이 하부전극 형성막으로부터 두꺼운 후막 하부전극(16B)을 형성한다.
다음으로 도 10의 (d)에 나타내는 바와 같이 CVD법으로, 하부전극(16B)을 피복하도록, 막 두께 약 50㎚이며 스트론튬, 비스무트, 탄탈 및 니오브를 함유한 강유전체로 구성된 용량절연막(17)을 형성하고, 이어서 스퍼터링 또는 CVD법으로, 용량절연막(17)을 피복하도록 막 두께 약 50㎚의 백금으로 된 상부전극(18)을 형성한다. 여기서는 용량절연막(17) 및 상부전극(18)을 동일 마스크로 패터닝한다. 이로써 하부전극(16B), 용량절연막(17) 및 상부전극(18)으로 구성된 용량소자(19)가 형성된다. 여기서도 약 700℃의 온도에서 약 10 분간 어닐링하여, 용량절연막(17)을 구성하는 강유전체의 결정화를 도모한다.
그 후, 도시하지는 않지만, 반도체기판(10) 상에 소정의 배선 등을 형성한 후, 보호절연막을 성막한다.
이와 같이 제 3 실시예의 제조방법에 의하면, 산소장벽막(14)을 형성한 후, 비교적 막 두께가 두꺼운 하부전극(16B)을 형성하므로, 이 하부전극(16B)을 산소장벽막(14)과 동시에 형성하는 경우에 비해 가공이 용이하다.
또 제 3 실시예에 관한 산소장벽막(14)은 그 주변부가 제 2 층간절연막(15)으로 둘러싸이므로, 하부전극(16B)의 저부면적을 산소장벽막(14)보다 크게 할 수 있다. 이로써, 하부전극(16B)과 산소장벽막(14)의 위치조정을 행할 때 위치상충이 생길 우려가 없다.
여기서, 제 3 실시예에 있어서도 산소장벽막(14)의 형성에, 제 1 실시예에 관한 제 2 제조방법, 즉 제 2 층간절연막(15)에 개구부를 형성하고, 그 개구부를 충전시켜 산소장벽막(14)을 형성하는 방법을 이용해도 된다.
(제 4 실시예)
이하, 본 발명의 제 4 실시예에 대하여 도면을 참조하면서 설명한다.
도 11은 본 발명의 제 4 실시예에 관한 반도체장치의 단면구성을 나타낸다. 도 11에 있어서, 도 1에 나타낸 구성부재와 동일한 구성부재에는 동일 부호를 부여함으로써 설명을 생략한다.
도 11에 나타내는 바와 같이 제 4 실시예에 관한 반도체장치는, 제 1∼제 3 실시예와 마찬가지로, 도전성 플러그(13), 산소장벽막(14) 및 용량소자(19)가 기판 면에 대하여 수직 방향으로 적층되어 구성되는 스택형 셀구조를 갖는다.
제 4 실시예는, 제 3 실시예와 같이 용량소자(19) 하부전극(16) 자체를 두꺼운 후막으로 하는 대신, 절연성재료로 된 비교적 두께가 두꺼운, 예를 들어 기둥형 바탕막(24) 상에 형성하는 구성으로 한다.
이 구성으로써, 막 두께 약 50㎚의 강유전체로 구성되며 하부전극(16)의 표면상에 형성되는 용량절연막(17)은, 바탕막(24)의 상면과 측면이 이루는 각도에 의해 굴곡부(17a)가 형성된다. 이 굴곡부(17a)에 의해 용량절연막(17)의 일부는, 기판 면과 거의 수직인 면을 갖게 되며, 소정의 용량을 확보하면서 용량절연막(17)의 기판 면으로의 투영면적을 확실히 작게 할 수 있다.
더불어, 바탕막(24)을 형성함으로써 하부전극(16)의 두께를 비교적 작게 할 수 있으므로 하부전극(16) 자체의 가공이 용이해져, 기판 면에 대하여 수직인 방향 의 치수, 즉 높이 치수를 쉽게 또 확실히 크게 할 수 있다.
이하, 상기와 같이 구성된 반도체장치의 제조방법에 대하여 도면을 참조하면서 설명한다.
도 12의 (a)~(d)는 제 4 실시예에 관한 반도체장치 제조방법의 공정순 단면구성을 나타낸다. 도 12에 있어서, 도 2에 나타낸 구성부재와 동일한 구성부재에는 동일 부호를 부여한다.
먼저 도 12의 (a)에 나타내는 바와 같이 제 1 실시예의 제 1 제조방법과 마찬가지로, MOS트랜지스터(30)를 포함한 반도체기판(10) 상의 전면에, 막 두께 약 1000㎚의 산화실리콘으로 된 제 1 층간절연막(12)을 퇴적시킨다. 이어서 CMP법으로, 퇴적된 제 1 층간절연막(12)의 상면을 평탄화하여 그 막 두께를 500㎚ 정도로 한다. 그 후, 제 1 층간절연막(12)의 MOS트랜지스터(30) 소스영역(30a) 위쪽에 콘택트홀을 선택적으로 개구시킨 다음, 개구된 콘택트홀에, 장벽층 및 텅스텐으로 구성된 도전성 플러그(13)를 형성한다. 그 다음에 스퍼터링으로, 도전성 플러그(13)를 포함한 제 1 층간절연막(12) 상에, 두께 약 50㎚의 질화티탄알루미늄, 두께 약 50㎚의 이리듐 및 두께 약 50㎚의 산화이리듐을 순차 퇴적시켜 산소장벽 형성막을 형성한다. 이어서 리소그래피 및 드라이에칭으로, 도전성 플러그(13)를 포함하도록 산소장벽 형성막을 패터닝하여, 산소장벽 형성막으로부터 산소장벽막(14)을 형성한다. 그 후, CVD법으로, 제 1 층간절연막(12) 상에 산소장벽막(14)을 포함한 전면에 걸쳐, 막 두께 약 300㎚의 산화실리콘으로 된 제 2 층간절연막(15)을 퇴적시킨다. 이어서 CMP법으로, 퇴적시킨 제 2 층간절연막(15)의 상면을 산소장벽막(14)이 노출 될 때까지 연마하여, 제 2 층간절연막(15) 및 산소장벽막(14)의 상면을 평탄화한다.
다음으로 도 12의 (b)에 나타내는 바와 같이 CVD법으로, 제 2 층간절연막(15) 상에 산소장벽막(14)을 포함한 전면에 걸쳐, 막 두께 약 500㎚의 산화실리콘으로 된 바탕막 형성막을 퇴적시키고, 리소그래피 및 드라이에칭으로, 퇴적된 바탕막 형성막에 있어서 산소장벽막(14)의 위쪽부분을 그 주연부가 노출되도록 패터닝하여, 이 바탕막 형성막으로부터 바탕막(24)을 형성한다.
다음 도 12의 (c)에 나타내는 바와 같이 스퍼터링 또는 CVD법으로, 제 2 층간절연막(15) 상에 바탕막(24)을 피복하도록, 막 두께 약 50㎚의 백금으로 된 하부전극 형성막을 퇴적시킨다. 이어서 리소그래피 및 드라이에칭으로, 퇴적된 하부전극 형성막을 패터닝함으로써 하부전극 형성막으로부터, 바탕막(24)의 상면 및 측면을 피복하는 하부전극(16)을 형성한다. 이 때, 하부전극(16)의 하단부는 산소장벽막(14) 상면의 주연부에서 전기적으로 접속된다.
다음으로 도 12의 (d)에 나타내는 바와 같이 CVD법으로, 하부전극(16B)을 피복하도록, 막 두께 약 50㎚이며 스트론튬, 비스무트, 탄탈 및 니오브를 함유한 강유전체로 구성된 용량절연막(17)을 형성하고, 이어서 스퍼터링 또는 CVD법으로, 용량절연막(17)을 피복하도록 막 두께 약 50㎚의 백금으로 된 상부전극(18)을 형성한다. 여기서는 용량절연막(17) 및 상부전극(18)을 동일 마스크로 패터닝한다. 이로써 하부전극(16), 용량절연막(17) 및 상부전극(18)으로 구성된 용량소자(19)가 형성된다. 여기서도 약 700℃의 온도에서 약 10 분간 어닐링하여, 용량절연막(17)을 구성하는 강유전체의 결정화를 도모한다.
그 후, 도시하지는 않지만, 반도체기판(10) 상에 소정의 배선 등을 형성한 후, 보호절연막을 성막한다.
이와 같이 제 4 실시예는, 하부전극(16)에 기판 면과 수직인 부분을 포함하도록 하기 위한, 즉 입체화를 도모하기 위한 보조부재인 기둥형 바탕막(24)을 산소장벽막(14) 상에 형성한다. 따라서, 백금으로 된 하부전극(16) 자체를 기둥형 구조로 하기보다 가공성이 우수하다.
더불어 바탕막(24)은 산소장벽막(14) 상면의 주연부를 노출하도록 형성되므로, 산소장벽막(14)과 하부전극(16)의 전기적 접속이 확보되므로, 바탕막(24)은 도전성을 갖지 않는 재료를 이용할 수 있다.
여기서, 바탕막(24)은 산화실리콘에 한정되지 않고, 가공이 쉬운 재료라면 되며, 도전성의 유무는 상관없다. 더욱이 바탕막(24)으로서 도전성 산화티탄알루미늄을 이용하면, 백금으로 된 하부전극(16)과의 밀착성이 양호해진다.
또 제 4 실시예에 있어서도 산소장벽막(14)의 형성에는, 제 1 실시예에 관한 제 2 제조방법, 즉 제 2 층간절연막(15)에 개구부를 형성하고, 그 개구부를 충전시켜 산소장벽막(14)을 형성하는 방법을 이용해도 된다.
(제 4 실시예의 변형예)
이하, 본 발명 제 4 실시예의 변형예에 대하여 도면을 참조하면서 설명한다.
도 13은 본 발명 제 4 실시예의 변형예에 관한 반도체장치의 단면구성을 나타낸다. 도 13에 있어서, 도 11에 나타낸 구성부재와 동일한 구성부재에는 동일 부 호를 부여함으로써 설명을 생략한다.
본 변형예에 관한 반도체장치는, 바탕막(24)의 측면 상에, 두께 약 5㎚의 산화티탄으로 된 밀착층(25)이 형성되는 것을 특징으로 한다.
이 밀착층(25)에 의해, 산화실리콘으로 된 바탕막(24)과 백금으로 된 하부전극(16) 사이의 밀착성이 향상하므로, 하부전극(16)이 바탕막(24)으로부터 쉬이 박리하지 않게 된다.
여기서, 밀착층(25)에 절연성 산화티탄을 이용하므로 밀착층(25)은, 장벽막(14)을 노출시키도록 형성할 필요가 있지만, 산화이리듐과 같은 도전성재료를 이용한 경우에는, 산소장벽막(14)을 피복해도 된다.
이하, 상기와 같이 구성된 반도체장치의 제조방법에 대하여 도면을 참조하면서 설명한다.
도 14의 (a)~(d)는 제 4 실시예의 변형예에 관한 반도체장치 제조방법의 공정순 단면구성을 나타낸다. 도 14에 있어서, 도 12에 나타낸 구성부재와 동일한 구성부재에는 동일 부호를 부여한다.
먼저 도 14의 (a)에 나타내는 바와 같이 제 1 실시예의 제 1 제조방법과 마찬가지로, MOS트랜지스터(30)를 포함한 반도체기판(10) 상의 전면에, 막 두께 약 1000㎚의 산화실리콘으로 된 제 1 층간절연막(12)을 퇴적시킨다. 이어서 CMP법으로, 퇴적된 제 1 층간절연막(12)의 상면을 평탄화하여 그 막 두께를 500㎚ 정도로 한다. 그 후, 제 1 층간절연막(12)의 MOS트랜지스터(30) 소스영역(30a) 위쪽에 콘택트홀을 선택적으로 개구시킨 다음, 개구된 콘택트홀에, 장벽층 및 텅스텐으로 구 성된 도전성 플러그(13)를 형성한다. 그 다음에 스퍼터링으로, 도전성 플러그(13)를 포함한 제 1 층간절연막(12) 상에, 두께 약 50㎚의 질화티탄알루미늄, 두께 약 50㎚의 이리듐 및 두께 약 50㎚의 산화이리듐을 순차 퇴적시켜 산소장벽 형성막을 형성한다. 이어서 리소그래피 및 드라이에칭으로, 도전성 플러그(13)를 포함하도록 산소장벽 형성막을 패터닝하여, 산소장벽 형성막으로부터 산소장벽막(14)을 형성한다. 그 후, CVD법으로, 제 1 층간절연막(12) 상에 산소장벽막(14)을 포함한 전면에 걸쳐, 막 두께 약 300㎚의 산화실리콘으로 된 제 2 층간절연막(15)을 퇴적시킨다. 이어서 CMP법으로, 퇴적된 제 2 층간절연막(15)의 상면을 산소장벽막(14)이 노출될 때까지 연마하여, 제 2 층간절연막(15) 및 산소장벽막(14)의 상면을 평탄화한다.
다음으로 도 14의 (b)에 나타내는 바와 같이 CVD법으로, 제 2 층간절연막(15) 상에 산소장벽막(14)을 포함한 전면에 걸쳐, 막 두께 약 500㎚의 산화실리콘으로 된 바탕막 형성막을 퇴적시키고, 리소그래피 및 드라이에칭으로, 퇴적시킨 바탕막 형성막에서 산소장벽막(14)의 위쪽부분을 그 주연부가 노출되도록 패터닝하여, 이 바탕막 형성막으로부터 바탕막(24)을 형성한다. 이어서 스퍼터링 또는 CVD법으로, 제 2 층간절연막(15) 상에 바탕막(24)을 피복하도록, 막 두께 약 5㎚의 티탄으로 된 금속층을 퇴적시킨다. 그 후, 퇴적된 금속층을, 온도 약 650℃의 산소분위기에서 약 60 분의 산화처리에 의해 금속층을 산화시킴으로써, 산화티탄으로 된 밀착층(25)을 형성한다.
다음에 도 14의 (c)에 나타내는 바와 같이, 예를 들어 염소(Cl2)가스를 이용 한 이방성 드라이에칭으로, 밀착층(25)을 바탕막(24)의 측면 상에 남도록 에치백을 실시한다. 여기서도 산소장벽막(14) 상면의 주연부를 노출시킬 필요가 있다.
다음 도 14의 (d)에 나타내는 바와 같이 스퍼터링 또는 CVD법으로, 바탕막(24) 및 밀착층(25)을 포함한 제 2 층간절연막(15) 상에, 막 두께 약 50㎚의 백금으로 된 하부전극 형성막을 퇴적시킨다. 이어서 리소그래피 및 드라이에칭으로, 퇴적된 하부전극 형성막을 패터닝함으로써 하부전극 형성막으로부터, 바탕막(24)을 그 측면에 밀착층(25)을 개재시켜 피복하는 하부전극(16)을 형성한다. 이 때, 하부전극(16)의 하단부는 산소장벽막(14) 상면의 주연부에서 전기적으로 접속된다. 이어서 CVD법으로, 하부전극(16B)을 피복하도록, 막 두께 약 50㎚이며 스트론튬, 비스무트, 탄탈 및 니오브를 함유한 강유전체로 구성된 용량절연막(17)을 형성한 다음, 스퍼터링 또는 CVD법으로, 용량절연막(17)을 피복하도록 막 두께 약 50㎚의 백금으로 된 상부전극(18)을 형성한다. 여기서는 용량절연막(17) 및 상부전극(18)을 동일 마스크로 패터닝한다. 이로써 하부전극(16), 용량절연막(17) 및 상부전극(18)으로 구성된 용량소자(19)가 형성된다. 여기서도 약 700℃의 온도에서 약 10 분간 어닐링하여, 용량절연막(17)을 구성하는 강유전체의 결정화를 도모한다.
그 후, 도시하지는 않지만, 반도체기판(10) 상에 소정의 배선 등을 형성한 후, 보호절연막을 성막한다.
이와 같이 본 변형예에 의하면, 바탕막(24)의 측면 상에, 두께 약 5㎚의 산화티탄으로 된 밀착층(25)을 형성하므로, 용량절연막(17)을 구성하는 강유전체를 결정화하는 어닐링처리 시에, 하부전극(16)이 바탕막(24)으로부터 박리되는 것을 방지할 수 있다.
또 밀착층(25)은 금속산화물로 구성되므로, 밀착층(25)과 하부전극(16)의 반응에 의해 하부전극(16)과 바탕막(24)의 밀착성이 향상한다. 더불어 용량절연막(17)의 어닐링처리 시에는 밀착층(25)으로부터 용량절연막(17)으로의 금속확산이 방지된다.
또한 도 14의 (c)에 나타내는 바와 같이, 산소장벽막(14)이 노출되도록 밀착층(25)을 형성하며, 하부전극(16)은 도전성 산소장벽막(14)과 직접 접속되므로, 밀착층(25)의 도전성 유무는 상관없다.
그리고 본 변형예에 있어서도 산소장벽막(14)의 형성에, 제 1 실시예의 제 2 제조방법, 즉 산소장벽막(14)을 층간절연막의 개구부를 충전시켜 형성하는 방법을 이용해도 된다.
(제 5 실시예)
이하, 본 발명의 제 5 실시예에 대하여 도면을 참조하면서 설명한다.
도 15는 본 발명의 제 5 실시예에 관한 반도체장치의 단면구성을 나타낸다. 도 15에 있어서, 도 1에 나타낸 구성부재와 동일한 구성부재에는 동일 부호를 부여함으로써 설명을 생략한다.
도 15에 나타내는 바와 같이 제 5 실시예에 관한 반도체장치는, 제 1∼제 4 실시예와 마찬가지로, 도전성 플러그(13), 산소장벽막(14) 및 용량소자(19)가 기판 면에 대하여 수직인 방향으로 적층되어 구성되는 스택형 셀구조를 갖는다.
제 5 실시예의 특징으로서, 용량소자(19)를 구성하는 하부전극(16C)은, 두께약 50㎚이며 높이 약 500㎚인 유저부 통모양의 백금으로 구성된다. 또 용량소자(19)를 구성하는 강유전체로 된 용량절연막(17) 및 그 위의 백금으로 된 상부전극(18)은 하부전극(16C)의 저면, 내벽 면 및 외벽 면의 각 면 상을 따라 형성된다.
이 구성으로써 용량절연막(17)은, 유저부 통모양인 하부전극(16C)의 저부와 통모양체와의 접합부 및 통모양체의 상단부에 의해 굴곡부(17a)가 형성된다. 이 굴곡부(17a)에 의해 용량절연막(17)의 일부는, 기판 면과 거의 수직인 면을 통모양 하부전극(16C)의 내벽 면 및 외벽 면에서 갖게 되므로, 용량절연막(17)의 기판 면으로의 투영면적을 작게 하면서 용량은 대폭 증대된다.
이하, 상기와 같이 구성된 반도체장치의 제조방법에 대하여 도면을 참조하면서 설명한다.
도 16의 (a)~(d)는 제 5 실시예에 관한 반도체장치 제조방법의 공정순 단면구성을 나타낸다. 도 16에 있어서, 도 2에 나타낸 구성부재와 동일한 구성부재에는 동일 부호를 부여한다.
먼저 도 16의 (a)에 나타내는 바와 같이 제 1 실시예의 제 1 제조방법과 마찬가지로, MOS트랜지스터(30)를 포함한 반도체기판(10) 상의 전면에, 막 두께 약 1000㎚의 산화실리콘으로 된 제 1 층간절연막(12)을 퇴적시킨다. 이어서 CMP법으로, 퇴적시킨 제 1 층간절연막(12)의 상면을 평탄화하여 그 막 두께를 500㎚ 정도로 한다. 그 후, 제 1 층간절연막(12)의 MOS트랜지스터(30) 소스영역(30a) 위쪽에 콘택트홀을 선택적으로 개구시킨 다음, 개구된 콘택트홀에, 장벽층 및 텅스텐으로 구성된 도전성 플러그(13)를 형성한다. 그 다음, 스퍼터링으로, 도전성 플러그(13)를 포함한 제 1 층간절연막(12) 상에, 두께 약 50㎚의 질화티탄알루미늄, 두께 약 50㎚의 이리듐 및 두께 약 50㎚의 산화이리듐을 순차 퇴적시켜 산소장벽 형성막을 형성한다. 이어서 리소그래피 및 드라이에칭으로, 도전성 플러그(13)를 포함하도록 산소장벽 형성막을 패터닝하여, 산소장벽 형성막으로부터 산소장벽막(14)을 형성한다.
다음으로 도 16의 (b)에 나타내는 바와 같이, CVD법으로, 제 1 층간절연막(12) 상에 산소장벽막(14)을 포함한 전면에 걸쳐, 막 두께 약 1000㎚의 산화실리콘으로 된 제 2 층간절연막(15)을 퇴적시킨다. 이어서 CMP법으로, 퇴적시킨 제 2 층간절연막(15)의 상면을 그 막 두께가 500㎚ 정도로 되도록 평탄화한다. 그 후, 리소그래피 및 드라이에칭으로 제 2 층간절연막(15)에, 산소장벽막(14)을 노출시키는 개구부(15a)를 형성하고, 이어서 스퍼터링 또는 CVD법으로, 개구부(15a)를 포함한 제 2 층간절연막(15) 상에, 막 두께 약 50㎚의 백금으로 된 하부전극 형성막을 퇴적시킨다. 그 후 CMP법 또는 레지스트 에치백으로, 퇴적된 하부전극 형성막의 제 2 층간절연막(15) 위쪽부분을 제거하여, 이 하부전극 형성막을 개구부(15a)의 저면 및 벽면 상에 남김으로써, 하부전극 형성막으로부터 유저부 통모양의 하부전극(16C)을 형성한다.
다음으로 도 16의 (c)에 나타내는 바와 같이 기상 불산(Vapored Fluorine)을 이용한 에칭으로, 산소장벽막(14) 상면의 근방까지 제 2 층간절연막(15)을 제거함 으로써 하부전극(16C)의 외벽 면을 노출시킨다.
다음 도 16의 (d)에 나타내는 바와 같이 CVD법으로, 제 2 층간절연막(15) 상에, 노출된 하부전극(16C)의 저면, 내벽 면 및 외벽 면을 피복하도록, 막 두께 약 50㎚이며 스트론튬, 비스무트, 탄탈 및 니오브를 함유한 강유전체로 구성된 용량절연막(17)을 형성하고, 이어서 스퍼터링 또는 CVD법으로, 용량절연막(17) 상에 그 노출면을 따르도록 막 두께 약 50㎚의 백금으로 된 상부전극(18)을 형성한다. 여기서는 용량절연막(17) 및 상부전극(18)을 동일 마스크로 패터닝한다. 이로써 하부전극(16), 용량절연막(17) 및 상부전극(18)으로 구성된 용량소자(19)가 형성된다. 여기서도 약 700℃의 온도에서 약 10 분간 어닐링하여, 용량절연막(17)을 구성하는 강유전체의 결정화를 도모한다.
그 후, 도시하지는 않지만, 반도체기판(10) 상에 소정의 배선 등을 형성한 후, 보호절연막을 성막한다.
이와 같이 제 5 실시예의 제조방법에 의하면, 제 2 층간절연막(15)을 산소장벽막(14)의 상면 근방까지 에칭하여 제거하므로, 하부전극(16C)의 외벽 면 상에도 용량절연막(17) 및 상부전극(18)을 형성할 수 있다.
(제 6 실시예)
이하, 본 발명의 제 6 실시예에 대하여 도면을 참조하면서 설명한다.
도 17은 본 발명의 제 6 실시예에 관한 반도체장치의 단면구성을 나타낸다. 도 17에 있어서, 도 1에 나타낸 구성부재와 동일한 구성부재에는 동일 부호를 부여함으로써 설명을 생략한다.
도 17에 나타내는 바와 같이 제 6 실시예에 관한 반도체장치는, 제 1∼제 5 실시예와 마찬가지로, 도전성 플러그(13), 산소장벽막(14) 및 용량소자(19)가 기판 면에 대하여 수직인 방향으로 적층되어 구성되는 스택형 셀구조를 갖는다.
제 6 실시예의 특징으로서, 용량소자(19)를 구성하는 하부전극(16)은, 두께 약 20㎚이며 높이 약 500㎚인 유저부 통모양의 산화티탄으로 된 형상유지막(26)의 저면, 내벽 면 및 외벽 면의 각 면 상을 따라 형성된다. 그리고 하부전극(16)의 단부는 산소장벽막(14) 상면의 주연부와 전기적으로 접속된다. 또 용량소자(19)를 구성하는 강유전체로 된 용량절연막(17) 및 그 위의 백금으로 된 상부전극(18)은 하부전극(16)을 따라 형성된다.
이 구성으로써 용량절연막(17)은, 유저부 통모양인 형상유지막(26)의 저부와 통모양체와의 접합부 및 통모양체의 상단부에 의해 굴곡부(17a)가 형성된다. 이 굴곡부(17a)에 의해 용량절연막(17)의 일부는, 기판 면과 거의 수직인 면을 통모양 형상유지막(26)의 내벽 면 및 외벽 면에서 갖게 되며, 용량절연막(17)의 기판 면으로의 투영면적을 작게 하면서 용량은 대폭 증대된다. 뿐만 아니라 유저부 통모양체를 하부전극(16)에 의해 형성하는 것보다 재료선택의 폭이 커지므로, 공정 중에 형상이 안정된 재료를 선택함으로써, 유저부 통모양체의 형상을 안정화시킬 수 있다.
여기서, 형상유지막(26)은 산소장벽막(14)과의 밀착성이 양호하고 또 경도(硬度)가 크면 되며, 도전성의 유무는 상관없다.
이하, 상기와 같이 구성된 반도체장치의 제조방법에 대하여 도면을 참조하면서 설명한다.
도 18의 (a)~(d)는 제 6 실시예에 관한 반도체장치 제조방법의 공정순 단면구성을 나타낸다. 도 18에 있어서, 도 2에 나타낸 구성부재와 동일한 구성부재에는 동일 부호를 부여한다.
먼저 도 18의 (a)에 나타내는 바와 같이 제 1 실시예의 제 1 제조방법과 마찬가지로, MOS트랜지스터(30)를 포함한 반도체기판(10) 상의 전면에, 막 두께 약 1000㎚의 산화실리콘으로 된 제 1 층간절연막(12)을 퇴적시킨다. 이어서 CMP법으로, 퇴적시킨 제 1 층간절연막(12)의 상면을 평탄화하여 그 막 두께를 500㎚ 정도로 한다. 그 후, 제 1 층간절연막(12)의 MOS트랜지스터(30) 소스영역(30a) 위쪽에 콘택트홀을 선택적으로 개구시킨 다음, 개구된 콘택트홀에, 장벽층 및 텅스텐으로 구성된 도전성 플러그(13)를 형성한다. 계속해서 스퍼터링으로, 도전성 플러그(13)를 포함한 제 1 층간절연막(12) 상에, 두께 약 50㎚의 질화티탄알루미늄, 두께 약 50㎚의 이리듐 및 두께 약 50㎚의 산화이리듐을 순차 퇴적시켜 산소장벽 형성막을 형성한다. 이어서 리소그래피 및 드라이에칭으로, 도전성 플러그(13)를 포함하도록 산소장벽 형성막을 패터닝하여, 산소장벽 형성막으로부터 산소장벽막(14)을 형성한다.
다음으로 도 18의 (b)에 나타내는 바와 같이, CVD법으로, 제 1 층간절연막(12) 상에 산소장벽막(14)을 포함한 전면에 걸쳐, 막 두께 약 1000㎚의 산화실리콘으로 된 제 2 층간절연막(15)을 퇴적시킨다. 이어서 CMP법으로, 퇴적시킨 제 2 층간절연막(15)의 상면을 그 막 두께가 500㎚ 정도로 되도록 평탄화한 후, 리소그래피 및 드라이에칭으로 제 2 층간절연막(15)에, 산소장벽막(14) 상면의 중 앙부를 노출시키는 개구부(15a)를 형성하고, 이어서 스퍼터링 또는 CVD법으로, 개구부(15a)를 포함한 제 2 층간절연막(15) 상에, 막 두께 약 10㎚의 티탄으로 된 금속막을 퇴적시킨다. 그리고 퇴적시킨 금속막을, 온도 약 650℃의 산소분위기에서 약 60 분간 산화처리를 행하여 산화시킴으로써, 산화티탄으로 된 형상유지막 형성막을 형성한다. 그 후, CMP법 또는 레지스트 에치백으로, 형상유지막 형성막으로부터 제 2 층간절연막(15)의 위쪽부분을 제거하고, 이 형상유지막 형성막을 개구부(15a)의 저면 및 벽면 상에 남김으로써, 형상유지막 형성막의 유저부 통모양 형상유지막(26)을 형성한다.
다음으로 도 18의 (c)에 나타내는 바와 같이 기상 불산을 이용한 에칭으로, 산소장벽막(14) 상면의 주연부가 노출되도록 제 2 층간절연막(15)을 제거함으로써 형상유지막(26)의 외벽 면을 노출시킨다. 그 후 스퍼터링 또는 CVD법으로, 제 2 층간절연막(15) 상에, 노출된 형상유지막(26)의 저면, 내벽 면 및 외벽 면을 피복하도록, 막 두께 약 50㎚의 백금으로 된 하부전극 형성막을 퇴적시킨다. 이어서 리소그래피 및 드라이에칭으로, 퇴적시킨 하부전극 형성막을 형성유지막(26)을 포함한 영역에서 패터닝하여, 하부전극 형성막으로부터, 그 단부가 산소장벽막(14) 상면의 주연부와 접속된 하부전극(16)을 형성한다.
다음 도 18의 (d)에 나타내는 바와 같이 CVD법으로, 제 2 층간절연막(15) 상에, 하부전극(16)의 노출면을 피복하도록, 막 두께 약 50㎚이며 스트론튬, 비스무트, 탄탈 및 니오브를 함유한 강유전체로 구성된 용량절연막(17)을 형성하고, 이어서 스퍼터링 또는 CVD법으로, 용량절연막(17) 상에 그 노출면을 따르도록 막 두께 약 50㎚의 백금으로 된 상부전극(18)을 형성한다. 여기서는 용량절연막(17) 및 상부전극(18)을 동일 마스크로 패터닝한다. 이로써 하부전극(16), 용량절연막(17) 및 상부전극(18)으로 구성된 용량소자(19)가 형성된다. 여기서도 약 700℃의 온도에서 약 10 분간 어닐링하여, 용량절연막(17)을 구성하는 강유전체의 결정화를 도모한다.
그 후, 도시하지는 않지만, 반도체기판(10) 상에 소정의 배선 등을 형성한 후, 보호절연막을 성막한다.
이와 같이 제 6 실시예의 제조방법에 의하면, 제 2 층간절연막(15)이 산소장벽막(14)의 상면에 노출될 때까지 에칭하여 제거하므로, 형상유지막(26)의 외벽 면 상에도 하부전극(16), 용량절연막(17) 및 상부전극(18)을 형성할 수 있음과 동시에, 하부전극(16)은 산소장벽막(14)과 전기적인 도통을 도모할 수 있다.
또 형상유지막(26)은 금속산화물로 구성되므로, 하부전극(16)과의 반응에 의해 하부전극(16)과의 밀착성이 향상된다. 뿐만 아니라, 용량절연막(17)의 어닐링처리 시에는 형상유지막(26)으로부터 용량절연막(17)으로의 금속확산이 방지된다.
여기서, 제 1∼제 6 각 실시예에서는 용량절연막에 강유전체를 이용하지만, 강유전체에 한정되지 않고 고유전체 또는 상유전체를 이용해도 된다.
본 발명에 관한 반도체장치 및 그 제조방법에 의하면, 하부전극, 용량절연막 및 상부전극으로 구성된 용량소자는 도전성 플러그를 개재하고 트랜지스터의 위쪽에 형성되므로, 용량소자와 트랜지스터로 구성된 셀 단위면적을 작게 할 수 있다. 또한 용량절연막은 도전성 플러그의 관통방향으로 굴곡하는 굴곡부를 가지므로, 용량절연막의 기판 면으로의 투영면적이 축소되므로, 셀 면적이 더 한층 축소된다.

Claims (30)

  1. 삭제
  2. 기판 상에 형성된 제 1 층간절연막을 관통하는 도전성 플러그와,
    상기 제 1 층간절연막 상에 상기 도전성 플러그와 전기적으로 접속되고 또 상기 도전성 플러그를 피복하도록 형성된 도전성 산소장벽막과,
    상기 제 1 층간절연막 상에 형성되며, 상기 산소장벽막을 노출시키는 개구부를 갖는 제 2 층간절연막과,
    상기 제 2 층간절연막의 상기 개구부 저면 상 및 벽면 상을 따라 형성되며, 상기 산소장벽막과 접속된 하부전극과,
    상기 하부전극 상에 이 하부전극을 따라 형성된 용량절연막과,
    상기 용량절연막 상에 이 용량절연막을 따라 형성된 상부전극과,
    적어도 상기 개구부의 벽면과 상기 하부전극 사이에 형성되며, 상기 하부전극의 상기 제 2 층간절연막에 대한 밀착성을 높이는 밀착층을 구비하며
    상기 용량절연막은 상기 개구부 저면 상에 위치하는 부분과 벽면상에 위치하는 부분이 접속되어 이루어지고, 상기 도전성 플러그의 관통방향으로 굴곡하는 굴곡부를 가지며,
    상기 밀착층은 상기 용량절연막과는 접촉하고 있지 않은 것을 특징으로 하는 반도체장치.
  3. 제 2 항에 있어서,
    상기 밀착층은 상기 개구부의 저면에도 형성되어 있는 것을 특징으로 하는 반도체장치.
  4. 삭제
  5. 제 2 항에 있어서,
    상기 밀착층은 금속산화물로 구성되는 것을 특징으로 하는 반도체장치.
  6. 삭제
  7. 기판 상에 형성된 층간절연막을 관통하는 도전성 플러그와,
    상기 층간절연막 상에, 상기 도전성 플러그와 전기적으로 접속되고 또 상기 도전성 플러그를 피복하도록 형성된 도전성 산소장벽막과,
    상기 산소장벽막 상에 형성되며, 막 두께가 비교적 큰 바탕막과,
    상기 바탕막의 상면 및 측면 상에 형성되며, 그 단부가 상기 산소장벽막과 접속된 하부전극과,
    상기 하부전극 상에 이 하부전극을 따라 형성된 용량절연막과,
    상기 용량절연막 상에 이 용량절연막을 따라 형성된 상부전극과,
    상기 바탕막과 상기 하부전극 사이에 형성되며, 상기 하부전극의 상기 바탕막에 대한 밀착성을 높이는 밀착층을 구비하며,
    상기 용량절연막은 상기 바탕막의 상면에 위치하는 부분과 측면 상에 위치하는 부분이 접속되어 이루어지고, 상기 도전성 플러그의 관통방향으로 굴곡하는 굴곡부를 가지며,
    상기 밀착층은 상기 용량절연막과는 접촉하고 있지 않은 것을 특징으로 하는 반도체장치.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 밀착층은 금속산화물로 구성되는 것을 특징으로 하는 반도체장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제 2, 3, 5, 7 및 9항 중 어느 한 항에 있어서,
    상기 용량절연막은 강유전체 또는 고유전체로 구성되는 것을 특징으로 하는 반도체장치.
  14. 반도체영역 상에 제 1 층간절연막을 형성하는 제 1 공정과,
    상기 제 1 층간절연막에 상기 반도체영역과 접속되는 도전성 플러그를 형성하는 제 2 공정과,
    상기 제 1 층간절연막 상에, 도전성 산소장벽막을 상기 도전성 플러그를 피복하도록 형성하는 제 3 공정과,
    상기 제 1 층간절연막 상에, 상기 산소장벽막을 노출시키는 개구부를 갖는 제 2 층간절연막을 형성하는 제 4 공정과,
    상기 제 2 층간절연막에서의 적어도 상기 개구부의 벽면상에, 상기 산소장벽막과 접속하는 밀착층을 형성하는 제 5 공정과,
    상기 제 2 층간절연막에서의 상기 개구부의 저면 상 및 벽면상에, 상기 산소장벽막과 접속하는 동시에, 상기 밀착층의 노출부분을 모두 덮도록 하부전극을 형성하는 제 6 공정과,
    상기 하부전극 상에 이 하부전극을 따르도록 용량절연막을 형성하는 제 7 공정과,
    상기 용량절연막 상에 이 용량절연막을 따르도록 상부전극을 형성하는 제 8 공정을 구비하며,
    상기 밀착층은 상기 하부전극의 상기 제 2 층간절연막에 대한 밀착성을 높이는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 제 6 공정은, 상기 하부전극에서 상기 제 2 층간절연막 상에 위치하는 부분을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 14 항에 있어서,
    상기 제 5 공정에서,
    상기 밀착층을 상기 개구부의 저면에도 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 삭제
  18. 제 14 항에 있어서,
    상기 밀착층은 금속산화물로 구성되는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 반도체영역 상에 제 1 층간절연막을 형성하는 제 1 공정과,
    상기 제 1 층간절연막에 상기 반도체영역과 접속되는 도전성 플러그를 형성하는 제 2 공정과,
    상기 제 1 층간절연막 상에, 상기 도전성 플러그를 노출시키는 제 1 개구부를 갖는 제 2 절연막을 형성하는 제 3 공정과,
    상기 제 1 개구부에, 도전성 산소장벽막을 충전하도록 형성하는 제 4 공정과,
    상기 제 2 층간절연막 상에, 상기 산소장벽막을 노출시키는 제 2 개구부를 갖는 제 3 층간절연막을 형성하는 제 5 공정과,
    상기 제 3 층간절연막에서의 적어도 상기 제 2 개구부의 벽면상에, 상기 산소장벽막과 접속하는 밀착층을 형성하는 제 6 공정과,
    상기 제 3 층간절연막에서 상기 제 2 개구부의 저면 상 및 벽면상에, 상기 산소장벽막과 접속하는 동시에, 상기 밀착층의 노출부분을 모두 덮도록 하부전극을 형성하는 제 7 공정과,
    상기 하부전극 상에 이 하부전극을 따르도록 용량절연막을 형성하는 제 8 공정과,
    상기 용량절연막 상에 이 용량절연막을 따르도록 상부전극을 형성하는 제 9 공정을 구비하며,
    상기 밀착층은 상기 하부전극의 상기 제 3 층간절연막에 대한 밀착성을 높이는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 제 7 공정은, 상기 하부전극의 상기 제 3 층간절연막 상에 위치하는 부분을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 19 항에 있어서,
    상기 제 6 공정에서,
    상기 밀착층을 상기 개구부의 저면에도 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 삭제
  23. 제 19 항에 있어서,
    상기 밀착층은 금속산화물로 구성되는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 삭제
  25. 반도체영역 상에 제 1 층간절연막을 형성하는 제 1 공정과,
    상기 제 1 층간절연막에 상기 반도체영역과 접속되는 도전성 플러그를 형성하는 제 2 공정과,
    상기 제 1 층간절연막 상에, 도전성 산소장벽막을 상기 도전성 플러그를 피복하도록 형성하는 제 3 공정과,
    상기 제 1 층간절연막 상에, 제 2 층간절연막을 이 제 2 층간절연막으로부터 상기 산소장벽막이 노출되도록 형성하는 제 4 공정과,
    노출된 산소장벽막 상에, 막 두께가 비교적 큰 바탕막을 형성하는 제 5 공정과,
    상기 바탕막의 표면에 밀착층을 형성하는 제 6 공정과,
    상기 바탕막의 상면 및 측면 상에, 상기 밀착층의 노출부분을 모두 덮는 동시에, 그 단부가 상기 산소장벽막과 접속되도록 하부전극을 형성하는 제 7 공정과,
    상기 하부전극 상에 이 하부전극을 따르도록 용량절연막을 형성하는 제 8 공정과,
    상기 용량절연막 상에 이 용량절연막을 따르도록 상부전극을 형성하는 제 9 공정을 구비하며,
    상기 밀착층은 상기 하부전극의 상기 바탕막에 대한 밀착성을 높이는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 제 14 내지 16, 18 내지 21, 23, 25 항 중 어느 한 항에 있어서,
    상기 용량절연막은, 강유전체 또는 고유전체로 구성되는 것을 특징으로 하는 반도체장치의 제조방법.
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