KR100677842B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 강유전체 커패시터 구조를 갖는 반도체 장치에 있어서, 배선 등을 덮는 층간절연막의 기능을 손상시키지 않고, H2 어택을 충분히 억제하여 높은 커패시터 특성을 확보하여 신뢰성이 높은 반도체 장치를 실현하는 것을 과제로 한다.
HDP-CVD 장치에 의해 기판 지지대에 탑재 고정된 반도체 기판의 챔버 내에서의 위치를 상하 방향으로 조절하여, Al 배선(2) 사이에, 상기 Al 배선(2)보다도 낮은 위치에 보이드(void)(6)가 형성되도록 제 2 HDP-CVD 산화막(5)을 성막(成膜)한다.
FeRAM, HDP-CVD, void, H2 Attack, 층간절연막, 저(低)바이어스, 무(無)바이어스, 고밀도 플라즈마

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 에어 갭 프로세스(air gap process)의 일례를 나타내는 개략 단면도.
도 2는 본 실시예의 강유전체 메모리의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 3은 도 2에 이어서, 본 실시예의 강유전체 메모리의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 4는 도 3에 이어서, 본 실시예의 강유전체 메모리의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 5는 도 4에 이어서, 본 실시예의 강유전체 메모리의 제조 방법을 나타내는 개략 단면도.
도 6은 본 실시예에서 사용하는 HDP-CVD 장치의 개략 구성을 나타내는 모식도.
도 7은 도 6의 HDP-CVD 장치를 사용하여 상기 각 조건에 의해 층간절연막을 실제로 형성하고, SEM에 의해 촬영한 사진.
*도면의 주요 부분에 대한 부호의 설명*
1 : 하층
2 : Al 배선
3, 45 : 배선층
4, 33, 46 : 제 1 HDP-CVD 산화막
5, 34, 47 : 제 2 HDP-CVD 산화막
3, 27 : 하부 전극층
4, 28 : 강유전체막
5, 29 : 상부 전극층
6, 31 : 상부 전극
10 : 실리콘 반도체 기판
11 : 소자 분리 구조
12 : 웰(well)
13 : 게이트 절연막
14 : 게이트 전극
15 : 캡막
16 : LDD 영역
17 : 측벽(sidewall) 절연막
18 : 소스/드레인 영역
20 : MOS 트랜지스터
21 : 보호막
22 : 제 1 층간절연막
23, 41 : 접착막
24 : 제 1 플러그
24a, 37a, 38a, 39a, 47a : 비어 홀
25 : 산화 방지막
26 : 배향성 향상막
30 : 강유전체 커패시터 구조
32 : 하부 전극
35 : 제 2 층간절연막
36 : 산화막
37, 38, 57 : 플러그
39 : 제 2 플러그
42, 44 : 배리어(barrier) 메탈막
43 : 배선막
45a : 배선
48 : 제 3 층간절연막
49 : 보이드(void)
101 : CVD 챔버
102 : 고주파 안테나
103 : 기판 지지대
103a : 상하 구동 기구
104 : 저주파 전원
105 : 원료 가스 공급 기구
본 발명은 하부 전극과 상부 전극 사이에 강유전체를 재료로 하는 유전체막이 삽입되어 이루어지는 강유전체 커패시터 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래부터 전원을 차단하여도 기억 정보가 소실(消失)되지 않는 불휘발성 메모리로서 플래시 메모리나 강유전체 메모리(FeRAM:Ferro-electric Random Access Memory)가 알려져 있다.
플래시 메모리는 절연 게이트형 전계 효과 트랜지스터(IGFET)의 게이트 절연막 중에 매립된 부유(floating) 게이트를 가지고, 부유 게이트에 기억 정보를 나타내는 전하를 축적함으로써 정보를 기억한다. 정보의 기입 및 소거에는 절연막을 통과하는 터널 전류를 흐르게 할 필요가 있어, 비교적 높은 전압을 필요로 한다.
FeRAM은 강유전체의 히스테리시스(hysteresis) 특성을 이용하여 정보를 기억한다. 강유전체막을 한 쌍의 전극 사이의 유전체로서 갖는 강유전체 커패시터 구조는, 전극 사이의 인가 전압에 따라 분극(分極)을 발생시키고, 인가 전압을 제거하여도 자발(自發) 분극을 갖는다. 인가 전압의 극성을 반전시키면, 자발 분극의 극 성도 반전된다. 이 자발 분극을 검출하면 정보를 판독할 수 있다. FeRAM은 플래시 메모리에 비하여 저전압으로 동작하고, 저(低)전력으로 고속의 기입이 가능하다는 이점(利點)을 갖는다. 종래의 로직 기술에 이 FeRAM을 채용한 로직 혼재(混載) 칩(SOC:System On Chip)이 IC 카드 등의 용도로서 검토되고 있다.
[특허문헌 1] 일본국 공개특허평10-12730호 공보
[특허문헌 2] 일본국 공개특허평9-237834호 공보
[특허문헌 3] 일본국 공개특허평2-151032호 공보
최근에는 반도체 장치의 미세화 및 고집적화가 진행되고 있다. 배선 룰(rule)이 0.18㎛ 레벨로 되면, 기존의 실리콘 산화막 등의 층간절연막에서는 인접하는 배선 사이를 충분히 매립할 수 없어, 상기 배선 사이에 공극(空隙)(보이드(void))이 발생하게 된다는 문제가 있다.
층간절연막의 매립 특성을 향상시키기 위해, 층간절연막으로서, 고밀도 플라즈마(High Density Plasma:HDP) CVD 처리에 의해 고밀도 실리콘 산화막을 형성하는 것이 제안되고 있다. 「고밀도 플라즈마」의 「고밀도」는, 예를 들어 8인치 직경의 웨이퍼의 경우, 저주파 전원에 의해 1.5㎾ 이상의 파워를 사용하는 것을 의미한다. 이 실리콘 산화막을 형성함으로써, 배선 사이의 좁은 영역에도 실리콘 산화물이 충전되어 보이드의 발생을 억제할 수 있다.
그런데, FeRAM도 다른 반도체 장치와 마찬가지로 미세화 및 고집적화가 진행되고 있어, 상기와 동일한 문제가 발생하고 있다. 그래서, FeRAM에서도 층간절연막 으로서 HDP-CVD에 의한 실리콘 산화막(이하, HDP-CVD 산화막이라고 함)을 사용하는 것을 생각할 수 있다. 그러나, FeRAM의 경우, 원료 가스에 함유되는 실란(SiH4)이 분해되어 생성되는 H2(수소)가 HDP-CVD 산화막의 형성시에 인가되는 저주파 바이어스 전압에 의해 기판측에 인입(引入)된다. FeRAM에서의 커패시터 구조의 유전체막은 강유전체인 Pb(Zr1-xTix)O3(0≤x≤1)(PZT)나 (Sr1-xBax)Ta2O6(0≤x≤1)(SBT) 등으로 이루어지며, 기판에 인입된 수소에 의해 유전체막이 손상되어(H2 어택(attack)) 커패시터 특성이 현저히 열화(劣化)된다는 심각한 문제가 야기된다.
그래서, 우선 저(低)바이어스 또는 무(無)바이어스(un-bias)에 의해 HDP-CVD 산화막(제 1 HDP-CVD 산화막)을 형성한 후, 이것보다도 높은 바이어스에 의해 HDP-CVD 산화막(제 2 HDP-CVD 산화막)을 형성하는 방법이 안출되고 있다. 제 1 HDP-CVD 산화막은 H2를 포획하는 기능을 갖고 있어서, 제 2 HDP-CVD 산화막의 형성시에 발생하는 H2가 제 1 HDP-CVD 산화막에 의해 포획되어 H2 어택의 발생이 억제된다.
그러나, 이 2 단계의 HDP-CVD 처리를 행할 경우, 제 1 HDP-CVD 산화막을 성막(成膜)한 상태에서 인접하는 배선 사이가 그만큼 좁아지고, 또한 제 1 HDP-CVD 산화막이 배선의 코너 부위에서 소위 오버행(overhang) 형상으로 되기 때문에, 제 2 HDP-CVD 산화막을 형성할 때에는 필연적으로 매립 특성이 악화된다. 이 경우, 제 2 HDP-CVD 산화막을 향상시키기 위해서는, 바이어스 파워를 높게 설정할 필요가 있지만, 그렇게 하면 제 1 HDP-CVD 산화막이 H2를 완전히 포획할 수 없게 되기 때문 에, H2 어택이 발생하기 쉬워진다. 즉, 매립 특성의 확보와 H2 어택의 억제는 소위 트레이드오프(trade-off) 관계에 있다. FeRAM에서는 H2 어택에 의한 특성 열화가 치명적이기 때문에, 이 트레이드오프 문제를 해결하는 기술이 모색되고 있는 현황이다.
본 발명은 상기 과제를 감안하여 안출된 것으로서, 강유전체 커패시터 구조를 갖는 반도체 장치에 있어서, 배선 등을 덮는 층간절연막의 기능을 손상시키지 않고, H2 어택을 충분히 억제하여 높은 커패시터 특성을 확보하여 신뢰성이 높은 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 위쪽에 형성되어 있고, 하부 전극과 상부 전극의 사이에 강유전체를 재료로 하는 유전체막을 삽입하여 이루어지는 커패시터 구조와, 상기 커패시터 구조의 위쪽에 형성되어, 적어도 일부가 상기 커패시터 구조와 접속되어 이루어지는 복수의 배선을 갖는 배선층과, 상기 배선층을 덮는 고밀도 플라즈마 절연 재료로 이루어지는 상부 층간절연막을 포함하며, 상기 상부 층간절연막은, 인접하는 상기 배선 사이에서 상기 배선보다도 낮은 개소에 보이드가 형성되어 이루어진다.
본 발명의 반도체 장치의 제조 방법은, 상기 반도체 기판의 위쪽에 하부 전극과 상부 전극의 사이에 강유전체를 재료로 하는 유전체막을 삽입하여 이루어지는 커패시터 구조를 형성하는 공정과, 상기 커패시터 구조의 위쪽에 적어도 일부가 상 기 커패시터 구조와 접속되도록 복수의 배선을 갖는 배선층을 형성하는 공정과, 상기 배선층을 덮도록 고밀도 플라즈마 절연 재료로 이루어지는 상부 층간절연막을 형성하는 공정을 포함하며, 상기 상부 층간절연막은, 인접하는 상기 배선 사이에서 상기 배선보다도 낮은 개소에 보이드가 형성되도록 제어하여 상기 상부 층간절연막을 형성한다.
<본 발명의 기본 골자>
상기한 바와 같이, 매립 특성의 확보와 H2 어택의 억제는 트레이드오프 관계에 있다. FeRAM에서는 H2 어택에 의한 특성 열화가 치명적이기 때문에, H2 어택의 억제를 희생할 수는 없다. 본 발명자는, H2 어택의 억제를 전제로 하여, 트레이드오프에 있는 한쪽 요청인 매립 특성의 확보에 착안했다. 매립 특성이 열화되었을 경우에는, 인접하는 배선 사이 등에 예측할 수 없는 보이드가 발생하고, 예를 들어 층간절연막 형성 후의 화학 기계 연마법(CMP:Chemical Mechanical Polishing)에 의한 표면 평탄화 공정에서 보이드 부분이 표면에 노출되는 것 등이 주로 문제된다.
따라서, 보이드의 발생 부위나 크기, 형상을 제어할 수 있으면, 특별히 보이드의 발생을 완전히 억제하는 것은 중요하지 않다. 또한, FeRAM의 경우, 층간절연막 내의 아래쪽에 적당한 크기의 보이드가 존재하면, 이 보이드에 의해 수분이나 수소가 차단되고, 하층에 위치하는 커패시터 구조로 확산되는 것이 방지되어, FeRAM에서 가장 중요시되는 H2 어택에 의한 특성 열화의 억제에도 공헌한다.
본 발명에서는 상기한 바와 같이 층간절연막에서의 보이드의 발생을 오히려 적극적으로 포착하고, 보이드의 발생 부위나 크기, 형상을 제어한다. 구체적으로는, 인접하는 배선 사이에서 배선보다도 낮은 개소에, 상기 개소의 영역에 대응하는 작은 크기의, 배선의 높이까지 도달하는 돌기 형상 부위 등을 갖지 않는 단순히 대략 구형(球形)(달걀 형상)의 보이드가 발생하는 조건에 의해, HDP-CVD의 층간절연막을 형성한다(이하, 에어 갭 프로세스라고 함).
본 발명에서는, 이 제어를 실현하는 수법으로서, 반도체 기판을 탑재 고정시키는 기판 지지대가 챔버 내에서 상하 방향으로 가변(可變)인 HDP-CVD 장치를 사용한다. 본 발명자는, 반도체 기판이 챔버 내에서 위쪽에 위치할수록(즉, 여기(勵起)된 플라즈마에 가까울수록) 퇴적되는 고밀도 플라즈마 절연 재료의 밀도가 높아지는 것을 발견하여, 이 사실을 이용하여 기판 지지대에 탑재 고정된 반도체 기판의 챔버 내에서의 위치를 상하 방향으로 조절 및 설정함으로써 보이드의 발생을 제어한다.
본 발명의 에어 갭 프로세스의 일례를 도 1에 나타낸다.
우선, 도 1의 (a)에 나타낸 바와 같이, 트랜지스터 구조나 커패시터 구조를 형성한 후, Al 배선(2)이 패턴 형성된 배선층(3)을 형성한다. 여기서는, 도시의 편의상 트랜지스터 구조나 커패시터 구조를 포함하는 배선층(3)의 하층 구조를 하층(1)으로서 일괄적으로 나타낸다.
이어서, 도 1의 (b)에 나타낸 바와 같이, 저(低)바이어스 또는 무(無)바이어스의 HDP-CVD 법에 의해 제 1 HDP-CVD 산화막(4)을 성막한다.
이어서, 도 1의 (c)에 나타낸 바와 같이, 고(高)바이어스의 HDP-CVD법에 의 해 Al 배선(2) 사이를 매립하도록 제 2 HDP-CVD 산화막(5)을 성막한다. 여기서, 상기한 바와 같이 HDP-CVD 장치에 의해 기판 지지대에 탑재 고정된 반도체 기판의 챔버 내에서의 위치를 상하 방향으로 조절하여, Al 배선(2) 사이의, 상기 Al 배선(2)보다도 낮은 개소에 보이드(6)가 형성되도록 제 2 HDP-CVD 산화막(5)을 성막한다.
보이드의 발생을 이와 같이 조건부로 용인한다는 것은, 즉, HDP-CVD의 층간절연막의 형성 프로세스 마진이 확대되는 것을 의미한다. 구체적으로는, 이하와 같은 이점이 생긴다.
(1) 상기한 바와 같이 층간절연막을 저바이어스 또는 무바이어스에 의한 제 1 HDP-CVD 산화막과 고바이어스에 의한 제 2 HDP-CVD 산화막의 2층으로 형성할 경우에도, 본 발명의 에어 갭 프로세스에서는 보이드 발생을 조건부로 용인하는 한도에서 매립 특성의 요청이 완화되기 때문에, 제 1 HDP-CVD 산화막을 두껍게 형성하여 H2를 포획하는 작용을 향상시킬 수 있다.
(2) HDP-CVD 처리에서의 원료 가스인 SiH4, O2, Ar의 혼합 가스에서 O2의 함유 비율을 크게 함으로써, 커패시터 특성이 향상되는 것이 알려져 있다. 예를 들어 통상 SiH4, O2, Ar의 함유 비율은 SiH4:O2:Ar=1:2:2 정도인데, O2의 함유 비율을 SiH4의 5배 이상으로 하면 효과적이다. 그러나, 이 경우, 층간절연막의 매립 특성이 열화된다는 결점이 있다. 이 기술에 본 발명의 에어 갭 프로세스를 적용하면, 보이드 발생을 조건부로 용인하는 한도에서 매립 특성의 요청이 완화되기 때문에, 상기 기술에 의해 커패시터 특성을 보다 향상시킬 수 있다.
(3) 제 1 HDP-CVD 산화막 대신에, 또는 제 1 HDP-CVD 산화막을 형성하기 전에 금속 화합물, 예를 들어 Al 산화물, Al 질화물, Ta 산화물, Ta 질화물, Ti 산화물, 및 Zr 산화물에서 선택된 일종의 막을 형성함으로써, H2의 하층 커패시터 구조로의 확산이 방지되는 것이 알려져 있다. 그러나, 이 경우, 수소 확산 방지막을 형성함으로써 층간절연막의 매립 특성이 열화된다는 결점이 있다. 그래서, 본 발명의 에어 갭 프로세스를 적용하면, 보이드 발생을 조건부로 용인하는 한도에서 매립 특성의 요청이 완화되기 때문에, 제 1 HDP-CVD 산화막에 더하여 이 수소 확산 방지막을 형성하여도 문제가 없으며, 상기 기술에 의해 커패시터 특성을 보다 향상시킬 수 있다.
또한, 층간절연막에 보이드를 형성함으로써, 층간절연막의 유전율을 조절할 수도 있다.
또한, 배선을 Cu(또는 그 합금) 배선으로 하고, 소위 다마신법에 의해 층간절연막에 형성한 홈 내에 Cu 배선을 매립 형성할 경우, 층간절연막에는 저(低)유전율 재료가 적합하다. FeRAM에 적합한 저유전율 재료로서는, 수소 농도가 낮은 불소 함유막인 HDP-FSG나 소위 Low-k막이 있다. 원료 가스로서 SiF4, O2, Ar의 혼합 가스를 사용하고, 본 발명의 에어 갭 프로세스를 적용하면, 높은 커패시터 특성을 확보하면서 저유전율 층간절연막을 형성할 수 있다.
또한, 특허문헌 1 내지 3에는, 층간절연막을 형성할 때에 배선 사이에 보이드를 형성하는 기술이 개시되어 있지만, 층간절연막의 유전율 등을 조절하는 것을 주안점으로 한다. 이것에 대하여, 본 발명은 어디까지나 강유전체 커패시터 구조를 갖는 FeRAM 고유의 문제에 대처하기 때문에, 강유전체 커패시터 구조보다 상층의 배선(강유전체 커패시터 구조 자체를 포함함) 등의 층간절연막에 한정되고, 배선 사이에 발생하는 보이드의 형성 위치나 크기 등을 제어하는 기술이다. 특허문헌 1 내지 3에서는 FeRAM이 개시되어 있지 않으며, 보이드를 본 발명과 같이 제어하는 구성은 개시 및 시사되어 있지 않다.
<본 발명을 적용한 구체적인 실시예>
이하, 본 발명을 적용한 구체적인 실시예로서, 강유전체 메모리의 구성을 제조 방법과 함께 설명한다.
도 2 내지 도 4는 본 실시예의 강유전체 메모리의 제조 방법을 공정순으로 나타내는 개략 단면도이다.
우선, 도 2의 (a)에 나타낸 바와 같이, 실리콘 반도체 기판(10) 위에 선택 트랜지스터로서 기능하는 MOS 트랜지스터(20)를 형성한다.
구체적으로는, 실리콘 반도체 기판(10)의 표층에 예를 들어 STI(Shallow Trench Isolation)법에 의해 소자 분리 구조(11)를 형성하고, 소자 활성 영역을 확정한다.
다음으로, 소자 활성 영역에 불순물, 여기서는 B+를 예를 들어 도스량 1×1013/㎠, 가속 에너지 300keV의 조건으로 이온 주입하여, 웰(12)을 형성한다.
다음으로, 소자 활성 영역에 열산화 등에 의해 막 두께 3㎚ 정도의 얇은 게 이트 절연막(13)을 형성하고, 게이트 절연막(13) 위에 CVD법에 의해 막 두께 180㎚ 정도의 다결정 실리콘막 및 막 두께 30㎚ 정도의 예를 들어 실리콘 질화막을 퇴적하며, 실리콘 질화막, 다결정 실리콘막, 및 게이트 절연막(13)을 리소그래피 및 그것에 연속되는 건식 에칭에 의해 전극 형상으로 가공함으로써, 게이트 절연막(13) 위에 게이트 전극(14)을 패턴 형성한다. 이 때, 동시에 게이트 전극(14) 위에는 실리콘 질화막으로 이루어지는 캡막(15)이 패턴 형성된다.
다음으로, 캡막(15)을 마스크로 하여 소자 활성 영역에 불순물, 여기서는 As+를 예를 들어 도스량 1×1013/㎠, 가속 에너지 10keV의 조건으로 이온 주입하여, 소위 LDD 영역(16)을 형성한다.
다음으로, 전면(全面)에 예를 들어 실리콘 산화막을 CVD법에 의해 퇴적하고, 이 실리콘 산화막을 소위 에치백(etch-back)함으로써, 게이트 전극(14) 및 캡막(15)의 측면에만 실리콘 산화막을 남겨 측벽(sidewall) 절연막(17)을 형성한다.
다음으로, 캡막(15) 및 측벽 절연막(17)을 마스크로 하여 소자 활성 영역에 불순물, 여기서는 P+을 LDD 영역(16)보다도 불순물 농도가 높아지는 조건, 예를 들어 도스량 1×1015/㎠, 가속 에너지 15keV의 조건으로 이온 주입하여, LDD 영역(16)과 중첩되는 소스/드레인 영역(18)을 형성하여 MOS 트랜지스터(20)를 완성시킨다.
이어서, 도 2의 (b)에 나타낸 바와 같이, MOS 트랜지스터(20)의 보호막(21) 및 제 1 층간절연막(22)을 형성한다.
구체적으로는, MOS 트랜지스터(20)를 덮도록 보호막(21) 및 제 1 층간절연막 (22)을 차례로 퇴적한다. 여기서, 보호막(21)으로서는, 예를 들어 실리콘 질화막을 재료로 하여 CVD법에 의해 막 두께 70㎚ 정도로 퇴적한다. 제 1 층간절연막(22)으로서는, 예를 들어 플라즈마 SiO막(막 두께 20㎚ 정도), 플라즈마 SiN막(막 두께 80㎚ 정도) 및 플라즈마 TEOS막(막 두께 1000㎚ 정도)을 차례로 성막한 적층 구조를 형성하고, 적층 후, CMP에 의해 막 두께가 700㎚ 정도로 될 때까지 연마한다.
이어서, 도 2의 (c)에 나타낸 바와 같이, 소스/드레인 영역(18)과 접속되는 제 1 플러그(24)를 형성한다.
구체적으로는, 소스/드레인 영역(18)의 표면 일부가 노출될 때까지, 제 1 층간절연막(22) 및 보호막(21)을 리소그래피 및 그것에 연속되는 건식 에칭에 의해 가공하여, 예를 들어 구멍 직경이 약 0.25㎛ 정도인 비어 홀(24a)을 형성한다.
다음으로, 이 비어 홀(24a)의 벽면을 덮도록 스퍼터법에 의해 예를 들어 Ti막(막 두께 30㎚ 정도) 및 TiN막(막 두께 20㎚ 정도)을 퇴적하여 하지막(접착막)(23)을 형성한 후, CVD법에 의해 접착막(23)을 통하여 비어 홀(24a)을 매립하도록 예를 들어 W막을 형성한다. 그리고, CMP에 의해 제 1 층간절연막(22)을 스토퍼로 하여 W막 및 접착막(23)을 연마하고, 비어 홀(24a) 내를 접착막(23)을 통하여 W으로 매립하는 제 1 플러그(24)를 형성한다.
이어서, 도 2의 (d)에 나타낸 바와 같이, 제 1 플러그(24)의 산화 방지막(25) 및 하부 전극의 배향성 향상막(26)을 형성한다.
구체적으로는, 강유전체 커패시터 구조를 형성할 때의 산소 분위기 중에서의 열 어닐링(annealing)에 의해, 제 1 플러그(24)가 산화되는 것을 방지하기 위해, 산화 방지막(25)을 성막한다. 산화 방지막(25)으로서는, 예를 들어 SiON(막 두께 130㎚ 정도), 플라즈마 TEOS막(막 두께 130㎚ 정도)의 적층 구조로 한다. 또한, 배향성 향상막(26)으로서는, 예를 들어 실리콘 산화막으로 한다.
이어서, 도 2의 (e)에 나타낸 바와 같이, 하부 전극층(27), 강유전체막(28) 및 상부 전극층(29)을 차례로 형성한다.
구체적으로는, 우선, 스퍼터법에 의해 예를 들어 막 두께가 20㎚ 정도인 Ti막 및 막 두께가 150㎚ 정도인 Pt막을 차례로 퇴적시켜, Ti막 및 Pt막의 적층 구조로 하부 전극층(27)을 형성한다. 다음으로, RF 스퍼터법에 의해 하부 전극층(27) 위에 강유전체인 예를 들어 PZT나 SBT, 여기서는 PZT로 이루어지는 강유전체막(28)을 막 두께 200㎚ 정도로 퇴적한다. 그리고, 강유전체막(28)에 RTA 처리를 실시하여 상기 강유전체막(28)을 결정화한다. 다음으로, 반응성 스퍼터법에 의해 강유전체막(28) 위에 예를 들어 도전성 산화물인 IrO2을 재료로 하는 상부 전극층(29)을 막 두께 200㎚ 정도로 퇴적한다. 또한, 상부 전극층(29)의 재료로서, IrO2 대신에 Ir, Ru, RuO2, SrRuO3, 그 이외의 도전성 산화물이나 이들의 적층 구조를 사용할 수도 있다.
이어서, 도 3의 (a)에 나타낸 바와 같이, 상부 전극(31)을 패턴 형성한다.
구체적으로는, 상부 전극층(29)을 리소그래피 및 그것에 연속되는 건식 에칭에 의해 복수의 전극 형상으로 가공하여, 복수의 상부 전극(31)을 패턴 형성한다. 또한, 이 때, 상부 전극층(29)의 패터닝에 의해 강유전체막(28)이 입은 손상을 회 복시키기 위해 어닐링 처리를 하는 것이 효과적이다. 상기 어닐링 처리는, 예를 들어 처리 온도 650℃, 산소 분위기에서 60분간 행한다.
이어서, 도 3의 (b)에 나타낸 바와 같이, 강유전체막(28) 및 상부 전극층(29)을 가공하여 강유전체 커패시터 구조(30)를 형성한다.
구체적으로는, 우선, 강유전체막(28)을 상부 전극(31)에 정합시켜 상부 전극층(29)보다도 약간 큰 사이즈로 되도록 리소그래피 및 그것에 연속되는 건식 에칭에 의해 가공한다.
다음으로, 하부 전극층(27)을 가공된 강유전체막(28)에 정합시켜 강유전체막(28)보다도 약간 큰 사이즈로 되도록 리소그래피 및 그것에 연속되는 건식 에칭에 의해 가공하여, 하부 전극(32)을 패턴 형성한다. 이것에 의해, 하부 전극(32) 위에 강유전체막(28) 및 상부 전극(31)이 차례로 적층되고, 강유전체막(28)을 통하여 하부 전극(32)과 상부 전극(31)이 용량 결합되는 강유전체 커패시터 구조(30)가 완성된다.
이어서, 도 3의 (c)에 나타낸 바와 같이, HDP-CVD법에 의해 제 2 층간절연막(35)을 형성한다.
구체적으로는, 강유전체 커패시터 구조(30)를 덮도록 HDP-CVD법에 의해 제 1 HDP-CVD 산화막(33) 및 제 2 HDP-CVD 산화막(34)을 적층하여 제 2 층간절연막(35)을 형성한다.
제 1 HDP-CVD 산화막(33)은 저바이어스 또는 무바이어스, 여기서는 무바이어스 상태에서 HDP-CVD법에 의해 막 두께 50㎚ 정도로 형성한다.
제 2 HDP-CVD 산화막(34)을 형성하기 위해서는, 제 1 HDP-CVD 산화막(33)의 형성시보다도 고바이어스, 여기서는 2.4㎾ 정도의 바이어스 파워에 의해, 처리 온도를 175℃∼400℃ 범위 내의 온도, 여기서는 예를 들어 250℃로 하여, SiH4, O2, Ar의 혼합 가스를 원료 가스로 하고, SiH4, O2, Ar의 함유 비율을 예를 들어 SiH4:O2:Ar=1:7.5:6으로 하며, 원료 가스의 유량(流量)을 70sccm으로 하여 실행한다. 제 2 HDP-CVD 산화막(34)은 막 두께 1500㎚ 정도로 형성한다. 여기서, 제 2 HDP-CVD 산화막(34)의 단층(單層) 대신에, 제 2 HDP-CVD 산화막(34)을 막 두께 700㎚ 정도로 형성한 후, 플라즈마 TEOS-SiO막을 막 두께 800㎚ 정도로 형성할 수도 있다.
본 실시예에서 사용하는 HDP-CVD 장치의 개략적인 구성을 도 6에 나타낸다.
이 HDP-CVD 장치는 CVD 챔버(101)와, CVD 챔버(101)에 코일 형상으로 감겨 이루어지는 고주파 안테나(102)와, CVD 챔버(101) 내에서 반도체 기판(10)이 탑재 고정되는 기판 지지대(103)와, 기판 지지대(103)를 통하여 반도체 기판(10)에 소정 파워의 고주파 바이어스를 인가하기 위한 저주파 전원(104)과, CVD 챔버(101) 내에 원료 가스를 공급하기 위한 원료 가스 공급 기구(105)와, CVD 챔버(101) 내의 배기 기구(도시 생략)를 구비하여 구성되어 있다.
고주파 안테나(102)는 고주파 전압, 예를 들어 13.56㎒의 전압이 인가되어 CVD 챔버(101) 내에 고밀도 플라즈마를 여기 발생시키는 것이다.
기판 지지대(103)는 정전(靜電) 척(chuck) 기구를 갖고 있으며, 이것에 의해 반도체 기판(10)을 탑재 고정한다. 또한, 기판 지지대(103)에는 상기 기판 지지대(103)를 CVD 챔버(101) 내에서 도면 중의 화살표 A로 나타낸 상하 방향으로 움직일 수 있게 하는 상하 구동 기구(103a)가 설치되어 있고, 상하 구동 기구(103a)의 작동에 의해 탑재 고정된 반도체 기판(10)의 여기 플라즈마와의 거리를 바꿀 수 있다. 이와 같이, 상하 구동 기구(103a)에 의해 기판 지지대(103)에 탑재 고정된 반도체 기판(10)의 CVD 챔버(101) 내에서의 위치를 상하 방향으로 조절함으로써, 보이드의 형성 상태를 제어한다. 반도체 기판(10)을 CVD 챔버(101) 내에서 여기 플라즈마에 근접시키도록 위쪽으로 설정할수록 막 내에 발생하는 보이드가 작게, 형상도 구형(달걀 형상)에 가까운 형상으로 형성된다. 본 실시예에서는, 주로 이 보이드의 제어는 후술하는 상층 배선의 층간절연막 형성시에 적용한다.
저주파 전원(104)은 기판 지지대(103) 위에 탑재 고정된 반도체 기판(10)에 저주파(LF)의 바이어스 전압, 예를 들어 4㎒의 전압을 인가하는 전원이며, 이 바이어스 전압을 인가함으로써, 원료 가스의 여기된 고밀도 플라즈마에 의한 분해 생성물이 반도체 기판(10)에 끌어당겨진다.
다음으로, 성막된 제 2 층간절연막(35)의 표면을 CMP에 의해 평탄화한 후, 제 2 층간절연막(35)의 탈수(脫水) 및 막질(膜質) 개선을 목적으로 하여, N2 또는 N2O의 가스 종류를 사용하고, 처리 온도를 200℃∼450℃ 범위 내의 온도, 여기서는 350℃로 하여 플라즈마 처리를 행한다. 처리 온도가 200℃보다도 낮으면 충분한 탈수 및 막질 개선을 얻을 수 없고, 450℃보다도 높으면 강유전체 커패시터 구조(30) 에 대한 악영향이 우려된다.
이어서, 도 3의 (d)에 나타낸 바와 같이, 제 2 층간절연막(35)을 덮도록 산화막(36)을 형성한 후, 강유전체 커패시터 구조(30)의 플러그(37, 38) 및 제 1 플러그(24)와 접속되는 제 2 플러그(39)를 형성한다. 산화막(36)으로서는, 예를 들어 플라즈마 TEOS막을 막 두께 300㎚ 정도로 퇴적한다.
우선, 강유전체 커패시터 구조(30)로의 비어 홀(37a, 38a)을 형성한다.
구체적으로는, 리소그래피 및 그것에 연속되는 건식 에칭으로서, 상부 전극(31)의 표면 일부가 노출될 때까지 산화막(36) 및 제 2 층간절연막(35)에 대해 실시하는 가공, 및 하부 전극(32)의 표면 일부가 노출될 때까지 산화막(36) 및 제 2 층간절연막(35)에 대해 실시하는 가공을 동시에 실행하고, 각각의 부위에 예를 들어 약 0.2㎛ 직경의 비어 홀(37a, 38a)을 동시에 형성한다. 이들 비어 홀(37a, 38a)의 형성 시에는 상부 전극(31) 및 하부 전극(32)이 각각 에칭 스토퍼로 된다.
다음으로, 강유전체 커패시터 구조(30) 형성 후의 모든 공정에 의해 강유전체 커패시터 구조(30)가 입은 손상을 회복시키기 위해 어닐링 처리를 행한다. 여기서는, 처리 온도 500℃, 산소 분위기에서 60분간의 어닐링 처리를 행한다.
다음으로, 제 1 플러그(24)로의 비어 홀(39a)을 형성한다.
구체적으로는, 제 1 플러그(24)를 에칭 스토퍼로 하여, 상기 제 1 플러그(24)의 표면 일부가 노출될 때까지 산화막(36), 제 2 층간절연막(35), 배향성 향상막(26), 및 산화 방지막(25)을 리소그래피 및 그것에 연속되는 건식 에칭에 의해 가공하여, 예를 들어 약 0.2㎛ 직경의 비어 홀(39a)을 형성한다.
다음으로, 플러그(37, 38) 및 제 2 플러그(39)를 형성한다.
우선, 통상의 산화막의 에칭 환산(換算)에 의해 수십㎚, 여기서는 10㎚ 정도에 상당하는 RF 전처리를 행한 후, 비어 홀(37a, 38a, 39a)의 각 벽면을 덮도록 스퍼터법에 의해 예를 들어 TiN막을 막 두께 75㎚ 정도로 퇴적하여, 하지막(접착막)(41)을 형성한다. 그리고, CVD법에 의해 접착막(41)을 통하여 비어 홀(37a, 38a, 39a)을 매립하도록 예를 들어 W막을 형성한다. 그 후, CMP에 의해 산화막(36)을 스토퍼로 하여 W막 및 접착막(41)을 연마하고, 비어 홀(37a, 38a, 39a) 내를 접착막(41)을 통하여 W으로 매립하는 플러그(37, 38) 및 제 2 플러그(39)를 형성한다. 여기서, 제 1 및 제 2 플러그(24, 39)는 양자가 전기적으로 접속되는 소위 via-to-via 구조로 된다. 이 via-to-via 구조에 의해 비어 홀 형성의 에칭 마진이 확대되고, 비어 홀의 애스펙트(aspect)비가 완화된다.
이어서, 도 4의 (a)에 나타낸 바와 같이, 플러그(37, 38), 제 2 플러그(39)와 각각 접속되는 배선(45a)을 갖는 배선층(45)을 형성한다.
구체적으로는, 우선, 전면에 스퍼터법 등에 의해 배리어(barrier) 메탈막(42), 배선막(43) 및 배리어 메탈막(44)을 퇴적한다. 배리어 메탈막(42)으로는, 스퍼터법에 의해 예를 들어 Ti막(막 두께 60㎚ 정도) 및 TiN막(막 두께 30㎚ 정도)을 차례로 성막한다. 배선막(43)으로서는, 예를 들어 Al 합금막(여기서는 Al-Cu막)을 막 두께 360㎚ 정도로 성막한다. 배리어 메탈막(44)으로는, 스퍼터법에 의해 예를 들어 Ti막(막 두께 5㎚ 정도) 및 TiN막(막 두께 70㎚ 정도)을 차례로 성막한다. 여기서, 배선막(43) 구조는 동일 룰의 FeRAM 이외의 로직부와 동일한 구조로 되어 있 기 때문에, 배선의 가공이나 신뢰성 상의 문제는 없다.
다음으로, 반사 방지막으로서 예를 들어 SiON막(도시 생략)을 성막한 후, 리소그래피 및 그것에 연속되는 건식 에칭에 의해 반사 방지막, 배리어 메탈막(44), 배선막(43) 및 배리어 메탈막(42)을 배선 형상으로 가공하여 배선(45a)을 형성하고, 각 배선(45a)으로 이루어지는 배선층(45)을 형성한다. 또한, 배선막(43)으로서 Al 합금막을 형성하는 대신에, 소위 다마신법 등을 이용하여 Cu막(또는 Cu 합금막)을 형성하고, 배선(45a)으로서 Cu 배선을 형성할 수도 있다.
이어서, 도 4의 (b)에 나타낸 바와 같이, 도 6의 HDP-CVD 장치를 사용하여 제 3 층간절연막(48)을 형성한다.
구체적으로는, 배선층(45)을 덮도록 HDP-CVD법에 의해 제 1 HDP-CVD 산화막(46) 및 제 2 HDP-CVD 산화막(47)을 적층하여 제 3 층간절연막(48)을 형성한다.
제 1 HDP-CVD 산화막(46)은 저바이어스 또는 무바이어스, 여기서는 무바이어스 상태에서 HDP-CVD법에 의해 막 두께 50㎚ 정도로 형성한다. 제 1 HDP-CVD 산화막(46)은 막 두께가 얇기 때문에 각 배선(45a) 사이를 매립하지 않고, 상기 제 1 HDP-CVD 산화막(46)의 표면 형상은 각 배선(45a)의 단차(段差)가 반영된 형상으로 된다.
제 2 HDP-CVD 산화막(47)을 형성하기 위해서는, 제 1 HDP-CVD 산화막(33)의 형성 시보다도 고바이어스, 여기서는 2.4㎾ 정도의 바이어스 파워에 의해, 처리 온도를 175℃∼400℃ 범위 내의 온도, 여기서는 예를 들어 250℃로 하여, SiH4, O2, Ar의 혼합 가스를 원료 가스로 하고, SiH4, O2, Ar의 함유 비율을 예를 들어 1:7.5:6으로 하며, 원료 가스의 유량을 70sccm으로 하여 실행한다. 제 2 HDP-CVD 산화막(47)은 제 1 HDP-CVD 산화막(46)을 통하여 배선(45a)을 매립하는 막 두께, 여기서는 1500㎚ 정도로 형성한다. 여기서 상술한 바와 같이, 도 6의 HDP-CVD 장치에 있어서, 상하 구동 기구(103a)에 의해, 기판 지지대(103)에 탑재 고정된 반도체 기판(10)의 CVD 챔버(101) 내에서의 위치를 상하 방향으로 조절함으로써, 보이드의 형성 상태를 제어한다. 본 실시예에서는, 제 2 HDP-CVD 산화막(47)의 인접하는 배선(45a) 사이의 영역에 배선(45a)의 높이보다도 낮게 구형(달걀 형상)에 가까운 형상의 보이드(48)가 형성되도록 제어한다.
여기서, 도 6의 HDP-CVD 장치를 사용하여 상기 각 조건에 의해 층간절연막을 실제로 형성하고, 주사형 전자현미경(SEM)에 의해 촬영한 상태를 비교예와 함께 도 7에 나타낸다. 여기서, (a) 및 (b)가 본 실시예, (c) 및 (d)가 비교예이고, (a) 및 (c)가 기판의 중심 부위를, (b) 및 (d)가 기판의 주변 부위를 각각 나타낸다. 또한, 비교예에서는, 도 6과 같은 상하 구동 기구를 갖지 않아, CVD 챔버 내에서의 기판 지지대 위치가 고정되어 있는 종래의 HDP-CVD 장치를 사용하고, 원료 가스의 SiH4, O2, Ar의 함유 비율을 예를 들어 1:6:2로 하며, 유량을 114sccm으로 했다.
비교예에 의한 도 7의 (c) 및 (d)에서는, 배선 사이의 영역에 발생한 보이드는 크고, 또한 위쪽으로 돌기 모양의 복잡한 형상으로 형성되어 있어, 층간절연막의 손상은 크다. 이 경우, CMP에 의해 층간절연막의 표면 평탄화를 행하면, 보이드 가 노출되어 층간절연막으로서의 기능을 손상시킬 우려가 있다.
이것에 대하여, 본 실시예에 의한 도 7의 (a) 및 (b)에서는 배선 사이의 영역에 발생한 보이드는 작고, 배선의 높이보다도 낮은 위치에서 구형에 가까운 단순한 형상으로 형성되어 있어, 층간절연막의 손상은 매우 작다. 이 경우, CMP에 의해 층간절연막의 표면 평탄화를 행하여도, 최대에서도 배선이 CMP의 스토퍼로 되기 때문에, 보이드가 노출되지 않고, 층간절연막은 그 기능을 충분히 발휘할 수 있다.
다음으로, 성막된 제 3 층간절연막(48)의 표면을 CMP에 의해 평탄화한 후, 제 3 층간절연막(48)의 탈수 및 막질 개선을 목적으로, N2 또는 N2O의 가스 종류를 사용하고, 처리 온도를 200℃∼450℃ 범위 내의 온도, 여기서는 350℃로 하여 플라즈마 처리를 행한다. 처리 온도가 200℃보다도 낮으면 충분한 탈수 및 막질 개선을 얻을 수 없고, 450℃보다도 높으면 배선(45a) 등에 대한 악영향이 우려된다.
이어서, 도 5에 나타낸 바와 같이, 제 3 플러그(57)를 형성하고, 그 상층 배선 등의 형성을 더 거쳐, FeRAM을 완성시킨다.
구체적으로는, 배선(45a)과 접속되는 플러그(57)를 형성한다.
배선(45a)의 표면 일부가 노출될 때까지, 제 3 층간절연막(46)을 리소그래피 및 그것에 연속되는 건식 에칭에 의해 가공하여, 예를 들어 약 0.2㎛ 직경의 비어 홀(47a)을 형성한다. 다음으로, 이 비어 홀(47a)의 벽면을 덮도록 하지막(접착막)(48)을 형성한 후, CVD법에 의해 접착막(48)을 통하여 비어 홀(47a)을 매립하도록 W막을 형성한다. 그리고, 제 3 층간절연막(46)을 스토퍼로 하여 예를 들어 W막 및 접착막(48)을 연마하고, 비어 홀(47a) 내를 접착막(48)을 통하여 W으로 매립하는 플러그(57)를 형성한다.
그 후, 상층 배선, 층간절연막 및 플러그를 형성하는 공정을 반복하고, 배선(45)을 포함시켜 예를 들어 5층의 배선 구조(도시 생략)를 형성한다. 이들 층간절연막은 상기와 동일하게 도 5의 HDP-CVD 장치를 사용하고, 보이드를 제어하여 2층의 HDP-CVD 산화막을 형성하는 것이 바람직하다. 그 후, 제 1 커버막 및 제 2 커버막(도시 생략)을 성막한다. 이 예에서는, 제 1 커버막으로서는, 예를 들어 HDP-USG막을 막 두께 720㎚ 정도로, 제 2 커버막으로서는, 예를 들어 실리콘 질화막을 막 두께 500㎚ 정도로 각각 퇴적한다. 또한, 5층의 배선 구조에 패드 인출을 위한 컨택트를 형성한 후에, 예를 들어 폴리이미드막(도시 생략)을 성막하고, 패터닝함으로써 본 실시예의 FeRAM을 완성시킨다.
또한, 본 실시예에서는, 제 3 층간절연막(48)을 형성할 때에, 그 제 2 HDP-CVD 산화막(47)의 형성 시에 보이드(49)를 제어하는 에어 갭 프로세스를 행하는 구성에 대해서 설명했지만, 예를 들어 강유전체 커패시터 구조(30)를 덮는 제 2 층간절연막(35)을 형성할 때에도, 에어 갭 프로세스를 도입하는 것이 가능하다. 최근 FeRAM의 미세화의 진행에 따라, 인접하는 강유전체 커패시터 구조(30) 사이의 거리가 단축되는 경우, 양자 사이의 영역의 매립 특성이 열화되는 것을 충분히 생각할 수 있다. 이러한 경우에, 에어 갭 프로세스를 도입하여 보이드를 제어함으로써, 커패시터 특성을 보다 향상시켜 신뢰성이 높은 FeRAM이 실현된다.
또한, 제 2 층간절연막(35)이나 제 3 층간절연막(48)을 형성할 때에, 제 1 HDP-CVD 산화막(33, 46) 대신에, 또는 제 1 HDP-CVD 산화막(33, 46)을 형성하기 전에 강유전체 커패시터 구조(30)나 배선층(45)을 직접 덮도록 금속 화합물, 예를 들어 Al 산화물, Al 질화물, Ta 산화물, Ta 질화물, Ti 산화물, 및 Zr 산화물에서 선택된 일종의 막을 형성하여, H2의 하층 커패시터 구조로의 확산을 방지하도록 할 수도 있다.
이상 설명한 바와 같이, 본 실시예에 의하면, 강유전체 커패시터 구조(30)를 갖는 FeRAM에 있어서, 예를 들어 배선(45a)을 덮는 제 3 층간절연막(48)의 기능을 손상시키지 않고, H2 어택을 충분히 억제하여 높은 커패시터 특성을 확보하여 신뢰성이 높은 FeRAM을 실현할 수 있다.
이하, 본 발명의 다양한 형태를 부기로서 정리하여 기재한다.
(부기 1) 반도체 기판과,
상기 반도체 기판의 위쪽에 형성되어 있고, 하부 전극과 상부 전극의 사이에 강유전체를 재료로 하는 유전체막을 삽입하여 이루어지는 커패시터 구조와,
상기 커패시터 구조의 위쪽에 형성되어, 적어도 일부가 상기 커패시터 구조와 접속되어 이루어지는 복수의 배선을 갖는 배선층과,
상기 배선층을 덮는 고밀도 플라즈마 절연 재료로 이루어지는 상부 층간절연막을 포함하며,
상기 상부 층간절연막은 인접하는 상기 배선 사이에서 상기 배선보다도 낮은 개소에 보이드가 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 상부 층간절연막은 저바이어스 또는 무바이어스의 제 1 고밀도 플라즈마 절연막과, 상기 저바이어스보다도 높은 바이어스의 제 2 고밀도 플라즈마 절연막이 차례로 적층되어 이루어지는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 배선층과 상기 상부 층간절연막 사이에 형성되어 이루어지는 수소 확산 방지막을 더 포함하는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4) 상기 수소 확산 방지막은 Al 산화물, Al 질화물, Ta 산화물, Ta 질화물, Ti 산화물, 및 Zr 산화물에서 선택된 일종의 재료로 이루어지는 것을 특징으로 하는 부기 3에 기재된 반도체 장치.
(부기 5) 상기 커패시터 구조를 덮는 고밀도 플라즈마 절연 재료로 이루어지는 하부 층간절연막을 더 포함하는 것을 특징으로 하는 부기 1 내지 4 중 어느 하나에 기재된 반도체 장치.
(부기 6) 상기 하부 층간절연막은 저바이어스 또는 무바이어스의 제 1 고밀도 플라즈마 절연막과, 상기 저바이어스보다도 높은 바이어스의 제 2 고밀도 플라즈마 절연막이 차례로 적층되어 이루어지는 것을 특징으로 하는 부기 5에 기재된 반도체 장치.
(부기 7) 상기 커패시터 구조와 상기 하부 층간절연막 사이에 형성되어 이루어지는 수소 확산 방지막을 더 포함하는 것을 특징으로 하는 부기 5 또는 6에 기재된 반도체 장치.
(부기 8) 상기 수소 확산 방지막은 Al 산화물, Al 질화물, Ta 산화물, Ta 질화물, Ti 산화물, 및 Zr 산화물에서 선택된 일종의 재료로 이루어지는 것을 특징으로 하는 부기 7에 기재된 반도체 장치.
(부기 9) 상기 유전체막은 PZT 또는 SBT를 재료로 하여 형성되어 있는 것을 특징으로 하는 부기 1 내지 8 중 어느 하나에 기재된 반도체 장치.
(부기 10) 상기 반도체 기판의 위쪽에 하부 전극과 상부 전극의 사이에 강유전체를 재료로 하는 유전체막을 삽입하여 이루어지는 커패시터 구조를 형성하는 공정과,
상기 커패시터 구조의 위쪽에 적어도 일부가 상기 커패시터 구조와 접속되도록 복수의 배선을 갖는 배선층을 형성하는 공정과,
상기 배선층을 덮도록 고밀도 플라즈마 절연 재료로 이루어지는 상부 층간절연막을 형성하는 공정을 포함하며,
인접하는 상기 배선 사이에서 상기 상부 층간절연막의 상기 배선보다도 낮은 개소에 보이드가 형성되도록 제어하여 상기 상부 층간절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 11) 상기 상부 층간절연막을 형성할 때에, 상기 반도체 기판을 탑재 고정시키는 기판 지지대를 챔버 내에서 상하 방향으로 움직일 수 있게 한 고밀도 플라즈마 CVD 장치를 사용하고,
상기 반도체 기판이 상기 챔버 내에서 위쪽에 위치할수록 퇴적되는 고밀도 플라즈마 절연 재료의 밀도가 높아지는 것을 이용하여,
상기 기판 지지대에 탑재 고정된 상기 반도체 기판의 상기 챔버 내에서의 위치를 상하 방향으로 조절하여, 상기 보이드의 형성을 제어하는 것을 특징으로 하는 부기 10에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 상부 층간절연막을 저바이어스 또는 무바이어스에 의한 고밀도 플라즈마 CVD법을 이용한 제 1 고밀도 플라즈마 절연막과, 상기 저바이어스보다도 높은 바이어스에 의한 고밀도 플라즈마 CVD법을 이용한 제 2 고밀도 플라즈마 절연막을 차례로 적층하여 형성하는 것을 특징으로 하는 부기 10 또는 11에 기재된 반도체 장치의 제조 방법.
(부기 13) 상기 배선층과 상기 상부 층간절연막 사이에 수소 확산 방지막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 부기 10 내지 12 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 14) 상기 수소 확산 방지막을 Al 산화물, Al 질화물, Ta 산화물, Ta 질화물, Ti 산화물, 및 Zr 산화물에서 선택된 일종의 재료로 형성하는 것을 특징으로 하는 부기 13에 기재된 반도체 장치의 제조 방법.
(부기 15) 상기 커패시터 구조를 덮도록 고밀도 플라즈마 절연 재료로 이루어지는 하부 층간절연막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 부기 10 내지 14 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 16) 상기 하부 층간절연막을 저바이어스 또는 무바이어스에 의한 고밀도 플라즈마 CVD법을 이용한 제 1 고밀도 플라즈마 절연막과, 상기 저바이어스보다도 높은 바이어스에 의한 고밀도 플라즈마 CVD법을 이용한 제 2 고밀도 플라즈마 절연막을 차례로 적층하여 형성하는 것을 특징으로 하는 부기 15에 기재된 반도체 장치의 제조 방법.
(부기 17) 상기 커패시터 구조와 상기 하부 층간절연막 사이에 수소 확산 방지막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 부기 15 또는 16에 기재된 반도체 장치의 제조 방법.
(부기 18) 상기 수소 확산 방지막을 Al 산화물, Al 질화물, Ta 산화물, Ta 질화물, Ti 산화물, 및 Zr 산화물에서 선택된 일종의 재료로 형성하는 것을 특징으로 하는 부기 17에 기재된 반도체 장치의 제조 방법.
(부기 19) 상기 하부 층간절연막의 성막 온도를 175℃∼400℃ 범위 내의 값으로 조절하는 것을 특징으로 하는 부기 15 내지 18 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 20) 상기 하부 층간절연막을 형성한 후, 상기 하부 층간절연막에 대하여 N2 또는 N2O의 가스 종류를 사용하여 처리 온도를 200℃∼450℃ 범위 내의 값으로 한 플라즈마 처리를 행하는 공정을 더 포함하는 것을 특징으로 하는 부기 15 내지 19 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 21) 상기 유전체막을 PZT 또는 SBT를 재료로 하여 형성하는 것을 특징으로 하는 부기 10 내지 20 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 22) 상기 상부 층간절연막의 성막 온도를 175℃∼400℃ 범위 내의 값으로 조절하는 것을 특징으로 하는 부기 10 내지 21 중 어느 하나에 기재된 반도체 장치의 제조 방법.
본 발명에 의하면, 강유전체 커패시터 구조를 갖는 반도체 장치에 있어서, 배선 등을 덮는 층간절연막의 기능을 손상시키지 않고, H2 어택을 충분히 억제하여 높은 커패시터 특성을 확보하여 신뢰성이 높은 반도체 장치를 실현할 수 있다.

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판의 위쪽에 형성되어 있고, 하부(下部) 전극과 상부(上部) 전극의 사이에 강유전체를 재료로 하는 유전체막을 삽입하여 이루어지는 커패시터 구조;
    상기 커패시터 구조의 위쪽에 형성되어, 적어도 일부가 상기 커패시터 구조와 접속되어 이루어지는 복수의 배선을 갖는 배선층; 및
    상기 배선층을 덮는 고밀도 플라즈마 절연 재료로 이루어지는 상부 층간절연막을 포함하며,
    상기 상부 층간절연막은 인접하는 상기 배선 사이에서 상기 배선보다도 낮은 개소에 보이드(void)가 형성되어 이루어지며,
    상기 상부 층간절연막은 저(低)바이어스 또는 무(無)바이어스의 제 1 고밀도 플라즈마 절연막과, 상기 저바이어스보다도 높은 바이어스의 제 2 고밀도 플라즈마 절연막이 차례로 적층되어 이루어지는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 배선층과 상기 상부 층간절연막 사이에 형성되어 이루어지는 수소 확산 방지막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 커패시터 구조를 덮는 고밀도 플라즈마 절연 재료로 이루어지는 하부 층간절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판의 위쪽에, 하부 전극과 상부 전극의 사이에 강유전체를 재료로 하는 유전체막을 삽입하여 이루어지는 커패시터 구조를 형성하는 공정과,
    상기 커패시터 구조의 위쪽에, 적어도 일부가 상기 커패시터 구조와 접속되도록 복수의 배선을 갖는 배선층을 형성하는 공정과,
    상기 배선층을 덮도록, 고밀도 플라즈마 절연 재료로 이루어지는 상부 층간절연막을 형성하는 공정을 포함하며,
    인접하는 상기 배선 사이에서, 상기 상부 층간절연막의 상기 배선보다도 낮은 개소에 보이드가 형성되도록 제어하여 상기 상부 층간절연막을 형성하며,
    상기 상부 층간절연막을 형성할 때에, 상기 반도체 기판을 탑재 고정시키는 기판 지지대를 챔버 내에서 상하 방향으로 움직일 수 있게 한 고밀도 플라즈마 CVD 장치를 사용하고,
    상기 반도체 기판이 상기 챔버 내에서 위쪽에 위치할수록 퇴적되는 고밀도 플라즈마 절연 재료의 밀도가 높아지는 것을 이용하여,
    상기 기판 지지대에 탑재 고정된 상기 반도체 기판의 상기 챔버 내에서의 위치를 상하 방향으로 조절하여, 상기 보이드의 형성을 제어하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 삭제
  7. 반도체 기판의 위쪽에, 하부 전극과 상부 전극의 사이에 강유전체를 재료로 하는 유전체막을 삽입하여 이루어지는 커패시터 구조를 형성하는 공정과,
    상기 커패시터 구조의 위쪽에, 적어도 일부가 상기 커패시터 구조와 접속되도록 복수의 배선을 갖는 배선층을 형성하는 공정과,
    상기 배선층을 덮도록, 고밀도 플라즈마 절연 재료로 이루어지는 상부 층간절연막을 형성하는 공정을 포함하며,
    인접하는 상기 배선 사이에서, 상기 상부 층간절연막의 상기 배선보다도 낮은 개소에 보이드가 형성되도록 제어하여 상기 상부 층간절연막을 형성하며,
    상기 상부 층간절연막을 저바이어스 또는 무바이어스에 의한 고밀도 플라즈마 CVD법을 이용한 제 1 고밀도 플라즈마 절연막과, 상기 저바이어스보다도 높은 바이어스에 의한 고밀도 플라즈마 CVD법을 이용한 제 2 고밀도 플라즈마 절연막을 차례로 적층하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 5 항 또는 제 7 항에 있어서,
    상기 커패시터 구조를 덮도록 고밀도 플라즈마 절연 재료로 이루어지는 하부 층간절연막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 5 항 또는 제 7 항에 있어서,
    상기 유전체막을 PZT 또는 SBT를 재료로 하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 5 항 또는 제 7 항에 있어서,
    상기 상부 층간절연막의 성막(成膜) 온도를 175℃∼400℃ 범위 내의 값으로 조절하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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