CN1209657A - 半导体器件及其制造方法 - Google Patents

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Abstract

所提供的半导体器件包括一半导体基片,一电容器件,一形成在半导体基片与电容器件之间使它们相互电隔离的夹层绝缘膜,在电容器件下面穿透夹层绝缘层形成有一接触孔,而在接触孔中则形成由一种导电材料组成的一接触孔塞,其特征是,由不容许氢通过的材料组成的一种薄膜全部盖住电容器件和接触孔塞,由于具有易被氢还原的金属氧化物组成电容膜的电容器件全被第一至第四薄膜盖住,就有可能避免电容膜被还原,确保了电容膜不变质。

Description

半导体器件及其制造方法
本发明涉及一种半导体器件及其制造方法。
在目前这样的日子里，已要求半导体存储器件以高速度运行，具有更大的储存数据的容量，并以较低的功耗工作。为了满足这些要求，曾经提出过一种非常符合目前需要的动态随机存取存储器(DRAM)，它有一电容器件或一存储器节点的电容或绝缘薄膜，这种薄膜由具有比二氧化硅膜更大的介电常数的金属氧化物组成，以便有可能在更小的电路中形成存储器单元。这种金属氧化物有些是铁电体。也曾有人提出过利用这种金属氧化物的铁电体特性制造的非挥发性存储器。
1995年2月7日发行的未审查的日本专利公报No.7-38068曾经提出过一种有由高介电物质组成的电容薄膜的半导体存储器件。图1绘示出所提出的半导体存储器件。
硅局部氧化(LOCOS)的氧化膜803形成在硅基片801的表面上，用以在其中确定一器件形成区。在LOCOS薄膜803的下面形成沟道的阻止区804。在硅基片801的表面处形成源/漏区802。起着字线作用的栅电极805形成在LOCOS氧化膜上。起着位线作用的信号线806形成在源/漏区802之间的硅基片801上。
在硅基片801上形成由一层二氧化硅膜807和一层氮化硅膜808组成的一层夹层绝缘膜。穿透夹层绝缘膜形成有接触孔809达到源/漏区802。每一接触孔809填充有由金属之类的导电材料组成的孔塞810。
在夹层绝缘膜上形成有由高介电物质组成的电容膜的电容器件。电容器件经孔塞810与源/漏区802电连接。氮化硅膜808和孔塞810两者经平面化处于同一水平。
电容器件包括多个下层或存储器的电极811，一层完全盖住下层电极811的电容绝缘膜812，以及淀积在全部电容绝缘膜812上面的一层上层或平板电极813。
在上层电极813上面形成有一层金属布线层(未绘示)，以及一层用以使金属布线与上层电极813相互电绝缘的夹层绝缘膜814，以此构成一半导体存储器件。
在金属布线层已形成之后，为了使安排在硅基片表面上的晶体管的阈值电压以及驱动晶体管的电流减少分散，在氢气氛中对产品进行热退火。这种热退火对缺陷进行补偿，所述的缺陷和象形成在电容器件和与电容器件接触的夹层绝缘膜之间的界面上的陷阱能级。
然而，上述图1中绘示的半导体存储器件具有如下的缺陷。
首先，由于在氢气氛中的热退火是在电容器件已形成之后进行的，由金属氧化物组成的电容膜不幸被还原造成电容器件的电容特性劣化。
其次，形成晶体管的层次位于形成电容器件的层次下面可能使得它的性能和可靠性低劣。具体地说，如图1中绘示的，由于氮化硅膜808完全盖住除孔塞810之外的二氧化硅膜807，若是在电容器件已形成之后在氢气氛中进行产品的热退火，氮化硅膜808对于氢气抵达形成晶体管的层来说就起着一层壁叠的作用。其结果是，使晶体管的性能和晶体管的可靠性劣化，而且晶体管的特性没有得到均匀化。
考虑到上述常规半导体存储器件中存在的问题，本发明的一项目的是要提供一种半导体器件及其制造方法，它们即若是电容器件在氢气氛中进行退火也能使金属氧化物组成的电容膜免遭降质。
在一种方法中，所提供的一种半导体器件包括：(a)一块半导体基片；(b)一个电容器件；(c)形成在半导体基片和电容器件之间使它们相互电隔离的一层夹层绝缘层，在电容器件下面贯穿夹层绝缘层形成有一接触孔；以及(d)由导电材料组成并形成在接触孔内的一接触孔塞，其特征在于，有一层由一种不容许氢气通过的材料组成的薄膜完全盖住电容器件和接触孔塞两者。
举例来说，该薄膜可以有由一种不容许氢气通过的第一材料组成的一层第一薄膜形成在夹层绝缘层和电容器件之间，由一种不容许氢气通过的第二材料组成的一层第二薄膜形成在接触孔的内壁上，由一种不容许氢气通过的第三材料组成的一层第三薄膜形成用以盖住电容器件的上表面，以及由一种不容许氢气通过的第四材料组成的一层第四薄膜形成用以盖住电容器件的侧表面。
按照上述的半导体器件，无论是可能包含有由金属氧化物组成的电容膜的电容器件，还是使电容器件与半导体基片电连接的接触孔塞，完全覆盖有一层由一种不容许氢气通过的材料组成的薄膜。因此，它就有可能阻止氢气到达电容膜。
在另一种方式中，所提供的一种制造半导体器件的方法，包括有步骤(a)在一块半导体基片上形成一多层的夹层绝缘膜，多层的夹层绝缘膜包括一层作最上层薄膜的第一薄膜，它由不容许氢气通过的一种第一材料组成，(b)穿过多层的夹层绝缘膜至半导体基片形成一接触孔，(c)在接触孔的内壁上形成一层第二薄膜，第二薄膜由一种不容许氢气通过的第二材料组成，(d)在接触孔中形成一层孔塞层，孔塞层由一种导电的材料组成，(e)在接触孔的上面以超过接触孔截面扩展的方式形成一电容器件，(f)以露出第三薄膜的端部表面、电容器件的侧面和第一薄膜的方式在电容器件上形成一层第三薄膜，第三薄膜由一种不容许氢气通过的第三材料组成，以及(g)形成用以盖住第三薄膜的端部表面和电容器件的侧面两者的一层第四薄膜，第四薄膜由一种不容许氢气通过的第四材料组成。
按照上述的方法，就有可能以与常规方法相同的光刻步骤次数用第一至第四薄膜盖住电容器件。
在另外又一种方式中，所提供的半导体存储器件包括有多个各包含一个晶体管和一个电容器件的半导体器件，每一个半导体器件都是按照上述方法制成的。
半导体器件最好按格子排列。
还有最好在电容器件或安排有半导体器件的区域的外面形成使半导体存储器件与外部的布线层相连的接触孔。按照这一实施例，就再也没有必要在电容器件附近形成使电容器件或与晶体管相连的电容器件的上电极与外部布线层进行电连接的接触孔。也就是说，若是在电容器件附近形成使上电极与外部布线层相连接的接触孔，当在氢气氛中进行退火的期间氢气就会很容易经接触孔扩散进电容器件。与此相反。通过将接触孔设在远离电容器件的位置处，就有可能避免电容器件的降质。
图1为一常规半导体存储器件的剖面图。
图2为本发明第一实施例的半导体器件的剖面图。
图3为一电容器件的上电极和一外布线层的平面图。
图4A至4J为分别绘示本发明第一实施例的半导体器件制造方法的相应制造步骤的剖面图。
图5为绘示一孔塞的剖面图。
图6为本发明第二实施例的半导体器件的剖面图。
图7A至7F为分别绘示第二实施例半导体器件制造方法的相应制造步骤的剖面图。
图8A至8D为分别绘示第三实施例半导体器件制造方法的相应制造步骤的透视图。
图2绘示第一实施例的一半导体器件。所绘的半导体器件包括一硅基片101、一电容器件100、一形成在硅基片101和电容器件100之间使它们相互电隔离的夹层绝缘层103并在电容器件100下面穿透它形成有一接触孔105、一由一种导电材料组成并填入接触孔105中的接触孔塞107、一形成在夹层绝缘层103和电容器件100之间的第一氮化硅膜104，一形成在接触孔105的内壁上的第二氮化硅膜106、一形成为盖住电容器件100的上表面的第三氮化硅膜113、以及一形成为盖住电容器件的侧表面的第四氮化硅膜114。
电容器件100包括一由硅化钛(TiSi2)组成形成在第一氮化硅膜104上完全盖住接触孔105的第一层108，一由氮化钛组成形成在第一层108上的第二层109，一形成在第二层109上的下电极层110，一完全盖住第一层108、第二层109和下电极110的电容膜111，以及一盖住电容膜111的上电极层112。
电容器件100通过第一氮化硅膜104和由二氧化硅组成的夹层绝缘膜103与硅基片101隔开，但通过填入孔塞107的接触孔105与硅基片101电连接。第一氮化硅膜104盖住电容器件100的下表面阻止氢气通过下电极110，用以避免电容膜111的降质。当电容膜111是由金属氧化物组成时，第一氮化硅膜104还确保了避免因还原而产生氧气。若由还原产生氧气，则氧气就可能造成电容器件100的层次剥落。
接触孔105在区域102处到达硅基片101，为了降低结电阻向区域102中进行重掺杂。可以将接触孔105设计成抵达一层金属布线层(未示出)以取代硅基片101。
第二氮化硅膜106盖住接触孔105的内壁。形成在接触孔105内壁上的第二氮化硅膜106阻止扩散进电容器件100周围的二氧化硅膜中的氢经接触孔105的周边表面向孔内透入。
填入接触孔105的孔塞107是由多晶硅或是钨之类的金属组成。当将接触孔105设计成抵达硅基片(不是金属布线层)时，就可以在接触孔105的底部形成由金属硅化物或是由一种起到半导体元素的扩散阻挡层作用的材料组成的一层。举例来说，这样的一层可以有包括硅化钛层和氮化钛层的两层结构。
在接触孔105的上面形成电容器件100的下电极110。当用硅填入接触孔105时，就形成由氮化钛组成并起着向硅中的扩散阻挡层作用的第二层109以及由硅化钛组成(TiSi2)用以降低结电阻的第一层108。与电容膜111作接触的下电极110最好是由Pt、Ru或Ir组成。作为一种取代的办法，下电极110可以由具有低电阻的诸如RuO2和IrO2之类的金属氧化物组成，或者是具有包括由这种金属氧化物所组成层次的一多层结构。
下电极复盖有电容膜111并还盖有上电极层112。电容膜111例如由Ta2O5组成。作为一种取代的办法，电容膜111可以由诸如(Ba、Sr)TiO3以及SrTiO3之类的高介电或铁电体物质组成。上电极层112可以由Pt、Au、Ru或TiN组成。
上电极112在其上表面复盖有第三氮化硅膜113。电容膜111和上电极层112在其端部表面层复盖有第四氮化硅膜114。
图3绘示在上电极与外布线层之间的位置关系。
如图3中所示，一层上电极层202和一层外布线层203不是设在电容器件201的上面，而是设在远离每个电容器件201或安排有多个电容器件201的区域处。若是上电极层202正好形成在电容器件201的上面，要形成带有与上电极202相连的孔的第三氮化硅膜113就会在氢气氛中进行热退火当中造成能使氢易于透进电容器件201的问题。通过在电容器件的上表面和侧表面处用氮化硅膜盖住电容器件并进一步通过将上电极202和外布线层203设置在远离一电容器件或多个电容器件的地方就有可能避免电容器件降质。
说到这里为止，第一实施例的半导体器件使得有可能通过在电容器件的上、侧和下表面以及与电容器件下表面相连的接触孔的内壁上形成氮化硅膜避免由于氢所引起的电容器件的降质。
后面参照图4A至4J说明图2和图3中绘示的半导体器件的制造方法。
首先，如图4A中所示，制备一块P型硅基片301。取代P型硅基片的可以是制备在其上形成一层绝缘膜和一层金属布线层的一块硅基片。绝缘膜是形成在所选择区域内的P型硅基片301的表面处，用以在其间确定器件的形成区。当确定器件的形成区时，也将进行过重掺杂的区域分隔成几部。
然后，在P型硅基片301上形成一多层的夹层绝缘膜。多层的夹层绝缘膜有作为最上层的一层第一氮化硅膜。在此实施例中，多层的夹层绝缘膜包括一层二氧化硅膜302和一层第一氮化硅膜303。然后，如图4A中所示，通过光刻和干刻蚀的方法在所选择的区域内形成带有接触孔304的二氧化硅层302和第一氮化硅层303。
然后，如图4B中所示，用化学汽相淀积(CVD)在全部制品上形成一层第二氮化硅膜305。然后，如图4C中所示，对这样形成的第二氮化硅膜305进行返刻蚀，造成在接触孔304的内壁上形成一层由氮化硅组成的侧壁。
然后，如图4D中所示，在接触孔304中形成导电的孔塞306。具体地说，通过CVD在制品上全部淀积一层多晶硅膜使接触孔304填充着多晶硅，而后对第一氮化硅膜303上的多晶硅膜进行返刻蚀。作为另一种办法，可以用一掩膜去除不需要的部分多晶硅膜。当用CVD形成多晶硅膜时，可以向多晶硅膜中引进杂质，以此使孔塞306具有与早先已在硅基片301中形成的高掺杂区相同的电导率，这就使得经孔塞306与硅基片301相接触处的寄生电阻能够确保降低。
另一种办法可以是，在形成多晶硅膜之后通过离子注入向其中引入杂质。如图4E中所示，若是在接触孔304的底部露出金属布线层，则为了避免硅与金属布线层之间的作用可以在制品上形成一层硅扩散的阻挡层。举例来说，这种硅扩散的阻挡层可以是一层氮化钛(TiN)层或是一层硅化钛307/氮化钛308(TiSi2/TiN)的层，如图4E中所示。另一种方法是，可以首先在接触孔304上形成一层Ti/TiN膜，而后进行热退火，以此只使孔塞306的上部分转变成硅化物。
接触孔304可以填充钨之类的金属。当出现在接触孔304底部的基片是硅时，为了避免硅与填充接触孔304的金属之间的作用，可以在基片和孔塞之间形成一层由Ti/TiN组成的阻挡层。
如图5中所示，可以将孔塞306设计成有超过第一氮化硅膜303上表面的凸出部位400。可以通过采用一层掩膜去除位于第一氮化硅膜303上面的一部分多晶硅膜形成凸出部位400。
然后，如图4E和4F中所示，在硅扩散的阻挡层307和308上面形成一层下电极层309。下电极层309由Pt、Ru、Ir、RuO2或IrO2组成。如图4G中所示，在全部制品上面连续形成一层电容绝缘膜310、一层上电极层311、以及一层第三氮化硅膜312。
然后，通过利用一层掩膜将不需要的部分电容绝缘膜310、上电极层311、以及第三氮化硅膜312刻蚀去除直至露出第一氮化硅膜303为止，如图4H中所示。还可以选用干法反应刻蚀或用惰性气体的离子刻蚀。
然后，如图4I中所示，在全部制品上面形成一层第四氮化硅膜313。对第四氮化硅膜313进行返刻蚀成为如图4J中所示的形成为盖住电容膜绝缘310、上电极层311、以及第三氮化硅膜312的末端表面的侧壁。
然后，在全部制品的上面形成一层绝缘膜(未示出)用以与一层布线层电隔离。然后，穿透此绝缘膜形成使此制造的电容器件与外布线层电连接的接触的第二接触孔(未示出)。
图6绘示本发明第二实施例的一半导体器件。
如图6中所示，在硅基片501的表面形成绝缘膜503，用以在其间确定器件的形成区。场效应晶体管(FET)的栅电极505以一定的间隔排列在半导体基片501的表面上。在半导体基片501的表面处形成有源/漏区502，在它们的有些上面形成有图2中绘示的前述电容器件。在绝缘膜503上形成的元件垂直于图面展开。
半导体基片501由P型或n型硅组成。若有必要，可以通过离子注入在半导体基片501中形成某种导电类型的阱。
绝缘膜503在其间确定器件的形成区，在那里形成的场效应晶体管包含栅电极505，夹在栅电极505和半导体基片501之间的一层夹层栅绝缘膜，以及围绕着栅电极505的源和漏区502。栅电极505可以由引入杂质的多晶硅组成，或者可以是具有包含一层引入杂质的多晶硅层、一层金属硅化物层和一层多晶硅层的多层结构。在源/漏区502上形成一条位线或信号线506。
在场效应晶体管的上面形成一层夹层绝缘膜507和一层第一氮化硅膜508。穿透第一氮化硅膜508和夹层绝缘膜507形成使电容器件与晶体管的源/漏区502电连接的第一接触孔509。
在每一接触孔509的内壁上形成一层第二氮化硅膜510。
在每一接触孔509中形成诸如多晶硅和钨之类的金属组成的孔塞511。与第一实施例类似，为了防止金属硅化物和半导体原子的扩散，最好在接触孔509到达半导体基片501时在接触孔509的底部形成一层扩散的阻挡层。举例来说，可以将这种扩散的阻挡层设计成具有一层硅化钛层和一层氮化钛层的双层结构。
在接触孔509的上面形成电容器件的一层下电极或存储器电极514。当用硅填充接触孔509时，就形成由氮化钛组成起到阻止硅扩散作用的一层第二层513和用以降低结电阻由硅化钛(TiSi2)组成的一层第一层512。与后面要提起的电容膜515作接触的下电极514最好由Pt、Ru或Ir组成。另一种办法可以使下电极514由具有低电阻的诸如RuO2和IrO2之类的金属氧化物组成，或是可以具有至少包含由这些金属氧化物所组成层次的一多层结构。
下电极514盖有一层电容膜515而且还盖有一层上电极层516。电容膜515举例来说，是由氧化钽Ta2O5组成的。另一种办法，可以由诸如(Br、Sr)TiO3和SrTiO3之类的高介电或铁电体物质组成电容膜515。可以由Pt、Au、Ru和TiN组成上电极层516。
上电极层516在其上表面处被一层第三氮化硅膜517盖住。电容膜515和上电极层516在其末端表面处被一层第四氮化硅膜518盖住。
在全部制品的上面形成一层用以与外层布线电绝缘的夹层绝缘膜519，而且穿透夹层绝缘膜519形成使外层布线与电容器件电连接的第二接触孔(未示出)。第二接触孔的位置与曾参照图3进行过说明的位置相同。
按照上述第二实施例的一种半导体器件的制造方法几乎与曾经参照图4A至4J进行过说的明方法相同。下面对第二实施例的半导体器件制造方法的一项具体实施例进行说明。
图7A至图7F绘示第二实施例半导体器件的制造方法。如图7A中所示，通过硅的局部氧化(LOCOS)工艺、改进的LOCOS工艺、或沟槽隔离工艺在一块P型硅基片601的表面处形成作为绝缘膜602的二氧化硅膜，用以在绝缘膜602之间确定器件形成区。二氧化硅膜602具有350毫微米(nm)的厚度。在绝缘膜602的下面形成沟道的阻断603。
然后，生长10nm厚度的一层二氧化硅膜作为一层栅氧化膜。在制品上面形成一层200nm厚度的将制成栅电极605的多晶硅膜。然后，通过光刻和干法刻蚀将多晶硅膜加工成图形，用以确定栅电极605。围绕着栅电极605形成侧壁膜606。可将栅电极605设计成具有包含既有一层金属层又有一层多晶硅层、或是既有一层金属硅层又有一层多晶硅层的多层结构，以此降低栅电极的层电阻，确保电路性能的提高。
用磷或砷离子对半导体基片601进行离子注入，以此形成源/漏区604。在源/漏区604上形成一条位线607。位线607由多晶硅或金属硅化物组成。
然后，如图7 B中所示，在制品上面形成一层夹层绝缘膜。夹层绝缘膜包括一层二氧化硅膜608和一层第一氮化硅膜609。二氧化硅膜608是通过CVD形成的，其中使用了硅烷或四乙基原硅酸盐(TEOS)作为工艺气体。第一氮化硅膜609是通过CVD形成200nm的厚度。夹层绝缘膜是通过光刻和干法刻蚀形成在有接触孔610的选择区域处。
然后，如图7c中所示，在全部制品上形成一层50nm厚度的第二氮化硅膜611，接着通过各向异性的干法刻蚀返刻蚀第二氮化硅膜611。结果使得仅在每一接触孔610的内壁上形成第二氮化硅膜611。
然后，在全部制品上面形成一层多晶硅膜。对多晶硅膜进行返刻蚀使得在每一接触孔610中形成孔塞层612。最好是通过CVD形成多晶硅膜，同时使用磷化氢之类的气态杂质，向多晶硅膜中引进磷之类的杂质以降低孔塞层612的电阻。
在每一接触孔610上面的第一氮化硅膜609上形成一层硅化钛层613和一层氮化钛层614作为向硅中扩散的阻挡层。然后，在氮化钛层614的上面形成由Ru组成的200nm厚度的一层下电极层615。下电极层615最好由Ru之类的金属组成，由于它即若被氧化仍然具有电导率。然而，要考虑到在孔塞层612的材料与形成下电极层615的材料之间的作用。若是孔塞层612由硅组成，则硅与组成下电极层615的材料作用，由此不仅产生硅化物，而且还要穿透下电极层615并与以后要提到的电容膜作用使电容膜的性能下降。
如图7D中所示，通过光刻和干法刻蚀或是离子铣刻的方法对下电极层615进行图形加工以确定下电极。
然后，如图7E中所示，通过例如金属有机化合物CVD(MO-CVD)或热CVD在全部制品上面形成一层30nm厚度的由钛酸锶钡(BST)组成的电容膜。当下电极615为平面时可用溅射或溶胶-凝胶(sol-gel)的方法形成电容膜616。随后，通过溅射在制品上形成一层10nm厚度的由Pt组成的上电极层617。上电极层617还可以由Ru、W、或TiN组成。
通过CVD在上电极层617上面形成一层100nm厚度的第三氮化硅膜618。然后，用光刻和于法刻蚀的方法将电容膜616、上电极层617、以及第三氮化硅膜加工成如图7E中所示的图形。
然后，如图7F中所示，在全部制品的上面形成一层100nm厚度的第四氮化硅膜619，接着进行返刻蚀直至露出夹层绝缘膜时为止。从而，电容器件在其侧表面上被第四氮化硅膜619盖住。然后，在全部制品的上面形成一层500nm厚度的由硼磷硅玻璃(BPSG)组成的夹层绝缘膜620。夹层绝缘膜620可以用TEOS作工艺气体的二氧化硅(SiO2)形成。
然后，穿透夹层绝缘膜620形成使外布线与电容器件的上电极617电连接的接触孔(未示出)。接触孔的位置可参照图3曾作过的说明作出决定。
图8A到8D绘示第三实施例的半导体器件，其中在一块半导体基片上排列有多个电容器件。下面说明第三实施例半导体器件的制造方法。
在一块半导体基片(未示出)上形成一层夹层绝缘膜701。可以用上面形成布线层的半导体基片取代。半导体基片在其上表面处盖有一层第一氮化硅膜702。穿透第一氮化硅膜702和夹层绝缘膜701形成多个接触孔703。每一接触孔703填充有一孔塞层705。在每一接触孔703的内壁上形成一层第二氮化硅膜704。
按照曾经参照图7A至7F作过说明的工艺的相同工艺形成一层硅化钛(TiSi2)膜706、一层氮化钛(TiN)膜707、一层下电极层708，一层电容膜709、一层上电极层710、以及一层第三氮化硅膜711。
在夹层绝缘膜701上规则地排列着多个电容器件的下电极708。但要注意到，如图8A中所示的电容膜709、上电极层710、和第三氮化硅膜711是由多个电容器件所共用的。
然后，通过光刻和干法刻蚀，如图8B中所示，在所选择的区内沿一确定的方向局部去除第三氮化硅膜711、上电极710、电容层709、和第一氮化硅膜702。没有必要全部去除第一氮化硅膜702。干法刻蚀可以至少进行到直至第一氮化硅膜702的表面露出时为止。
然后，如图8C中所示，在全部制品的上面形成一层第四氮化硅膜712。此后，对第四氮化硅膜712进行返刻蚀，直至如图8D中所示露出夹层绝缘膜或二氧化硅膜701时为止。这样就使排成一行的电容器件在其未端表面处盖有第四氮化硅膜712。
如同在最佳实施例中所曾作过的相关描述那样，按照本发明，具有由很容易受到氢还原的金属氧化物组成电容膜的电容器件全部部盖有第一至第四氮化硅膜。因此，它就有可能避免电容膜的还原，确保了电容膜不致变质，并表现出具有低的泄漏电流和高的电容量的高性能电容器件。

Claims (14)

1、一种半导体器件包括：(a)一块半导体基片(101、501)；(b)一电容器件(100)；(c)一形成在所述半导体基片(101、501)和所述电容器件(100)之间使其相互电隔离的夹层绝缘层(103、507)，在所述电容器件(100)下面穿透所述夹层绝缘层(103、507)形成有一接触孔(105、509)；以及(d)一形成在所述接触孔(105、509)内由一种导电材料组成的接触孔塞(107、400、511)。
其特征在于，一种由一种不容许氢通过的材料组成的薄膜(104、106、113、114；508、510、517、518)，所述的薄膜(104、106、113、114；508、510、517、518)全部盖住所述的电容器件(100)和所述的接触孔塞(105、511)两者。
2、按照权利要求1所述的半导体器件，其特征在于，所述的薄膜(104、106、113、114；508、510、517、518)包括：
(e)一层第一膜(104、508)，它由不容许氢通过的第一材料组成，并形成在所述夹层绝缘层(103、507)和所述电容器件(100)之间；
(f)一层第二膜(105、510)，它由不容许氢通过的第二材料组成，并形成在所说接触孔(105、509)的内壁上；
(g)一层第三膜(113、517)，它由不容许氢通过的第三材料组成，并形成为盖住所述电容器件(100)的上表面；以及
(h)一层第四膜(114、518)，它由不容许氢通过的第四材料组成，并形成为盖住所述电容器件(100)的侧表面。
3、按照权利要求2所述的半导体器件，其特征在于，所述第一、第二、第三和第四材料为氮化物。
4、按照权利要求3所述的半导体器件，其特征在于，所述第一、第二、第三和第四材料为氮化硅。
5、按照权利要求1或2所述的半导体器件，其特征在于，所述电容器件(100)包括一层由氧化钽组成的电容膜(111、515)。
6、按照权利要求1或2所述的半导体器件，其特征在于，所述电容器件(100)包括一层由高介电或铁电体物质组成的电容膜(111、515)。
7、按照权利要求1或2所述的半导体器件，其特征在于，它还包括要与一外布线(203)电连接的一上电极(202)，所述上电极(202)设在远离所述电容器件(201)的位置处。
8、一种制造半导体器件的方法，其特征在于，它包含的步骤有：
(a)在一半导体基片(301,601)上形成一多层的夹层绝缘膜(302、303；608、609；701、702)，所述多层的夹层绝缘膜(302、303；608、609；701、702)包括一层作为最上层的由不容许氢通过的第一材料组成的第一膜(303、609、702)；
(b)经所述多层的夹层绝缘膜(302、303；608、609；701、702)到达所述半导体基片(301、610)形成一接触孔(304、610、703)；
(c)在所述接触孔(304、610、703)的内壁上形成一层第二膜(305、611、704)，所述第二膜(305、611、704)由不容许氢通过的第二材料组成；
(d)在所述接触孔(304、610、703)中形成一孔塞层(306、400、612、705)，所述孔塞层(306、400、612、705)由一种导电材料组成；
(e)在所述接触孔(304、610、703)的上面形成一电容器件并使所述电容器件扩展成超过所述接触孔(304、610、703)的截面；
(f)在所述电容器件上形成一层第三膜(312、618、711)并使所述第三膜(312、618、711)的末端表面、所述电容器件的侧表面、以及所述第一膜(303、609、702)露出，所述第三膜(312、618、711)由不容许氢通过的第三材料组成；以及
(g)形成一层第四膜(313、619、712)盖住所述第三膜(312、618、711)的所述末端表面和所述电容器件的所述侧表面两者，所述第四膜(313、619、712)由不容许氢通过的第四材料组成。
9、按照权利要求8所述的方法，其特征在于，在所述步骤(b)中沿着一行形成多个接触孔(304、610、703)，
所述步骤(e)包括有步骤：(e-1)在所述半导体基片(301、601)上的所述孔塞层(306、612、705)的上面形成一下电极(309、615、708)并使所述下电极(309、615、708)扩展成超过所述接触孔(304、610、703)的截面；(e-2)形成一层电容膜(310、616、709)完全盖住所述下电极(309、615、708)而且还盖住所述第一膜(303、609、702)；以及(e-3)在所述电容膜(310、616、709)的上面形成一上电极(313、617、710)；
而且在一步骤(h)中刻蚀所述第三膜(312、618、711)使所述上电极(311、617、710)为多个所述下电极(309、615、708)所共有。
10、按照权利要求8或9所述的方法，其特征在于，所述第一、第二、第三和第四材料为氮化物。
11、按照权利要求10所述的方法，其特征在于，所述第一、第二、第三和第四材料为氮化硅。
12、一种半导体存储器件包括多个各含一个晶体管和一个电容器的半导体器件，其特征在于，每一所述半导体器件是按照权利要求8至11的任意一项中所确定的方法制造的。
13、按照权利要求12所述的半导体存储器件，其特征在于，所述半导体器件是按一栅格排列的。
14、按照权利要求12或13所述的半导体存储器件，其特征在于，使所述半导体存储器件与一外布线层电连接的一接触孔是在所述电容器件或安排所述半导体器件的区域以外形成的。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100361393C (zh) * 2002-11-20 2008-01-09 松下电器产业株式会社 可变电容元件及内置可变电容元件的集成电路
CN100440515C (zh) * 2004-06-18 2008-12-03 精工爱普生株式会社 半导体装置的制造方法
CN103000623A (zh) * 2011-09-16 2013-03-27 北大方正集团有限公司 一种铝栅半导体器件及其制造方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3090198B2 (ja) * 1997-08-21 2000-09-18 日本電気株式会社 半導体装置の構造およびその製造方法
EP0996160A1 (en) 1998-10-12 2000-04-26 STMicroelectronics S.r.l. Contact structure for a semiconductor device
US6348709B1 (en) * 1999-03-15 2002-02-19 Micron Technology, Inc. Electrical contact for high dielectric constant capacitors and method for fabricating the same
US6190963B1 (en) * 1999-05-21 2001-02-20 Sharp Laboratories Of America, Inc. Composite iridium-metal-oxygen barrier structure with refractory metal companion barrier and method for same
TW454330B (en) 1999-05-26 2001-09-11 Matsushita Electronics Corp Semiconductor apparatus and its manufacturing method
JP2001044386A (ja) * 1999-07-27 2001-02-16 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
IT1314025B1 (it) 1999-11-10 2002-12-03 St Microelectronics Srl Processo per sigillare selettivamente elementi capacitoriferroelettrici compresi in celle di memorie non volatili integrate su
US20050009209A1 (en) * 1999-11-10 2005-01-13 Stmicroelectronics S.R.L. Process for selectively sealing ferroelectric capactive elements incorporated in semiconductor integrated non-volatile memory cells
DE10000005C1 (de) 2000-01-03 2001-09-13 Infineon Technologies Ag Verfahren zur Herstellung eines ferroelektrischen Halbleiterspeichers
JP4938921B2 (ja) * 2000-03-16 2012-05-23 康夫 垂井 トランジスタ型強誘電体不揮発性記憶素子
EP1207558A1 (en) * 2000-11-17 2002-05-22 STMicroelectronics S.r.l. Contact structure for ferroelectric memory device
EP1380051A1 (en) * 2001-04-19 2004-01-14 STMicroelectronics S.r.l. Contact structure for an integrated semiconductor device
DE10121657B4 (de) * 2001-05-03 2010-02-11 Qimonda Ag Mikroelektronische Struktur mit Wasserstoffbarrierenschicht
KR100889351B1 (ko) * 2001-05-15 2009-03-18 가부시키가이샤 에바라 세이사꾸쇼 Ｔｄｉ 검출 디바이스, 피드-스루 장비 및 이들 디바이스를 이용하는 전자빔 장치
US6730951B2 (en) * 2001-06-25 2004-05-04 Matsushita Electric Industrial Co., Ltd. Capacitor, semiconductor memory device, and method for manufacturing the same
EP1302441B1 (en) * 2001-10-10 2007-01-03 Rohm And Haas Company An improved method for making lithium borohydride
KR100442103B1 (ko) * 2001-10-18 2004-07-27 삼성전자주식회사 강유전성 메모리 장치 및 그 형성 방법
JP2003152104A (ja) * 2001-11-14 2003-05-23 Fujitsu Ltd 半導体装置及びその製造方法
US7687917B2 (en) * 2002-05-08 2010-03-30 Nec Electronics Corporation Single damascene structure semiconductor device having silicon-diffused metal wiring layer
US7727777B2 (en) * 2002-05-31 2010-06-01 Ebrahim Andideh Forming ferroelectric polymer memories
US6916722B2 (en) * 2002-12-02 2005-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method to fabricate high reliable metal capacitor within copper back-end process
JP4509992B2 (ja) * 2002-11-13 2010-07-21 パナソニック株式会社 半導体装置及びその製造方法
US7042705B2 (en) * 2003-01-30 2006-05-09 Infineon Technologies Ag Sidewall structure and method of fabrication for reducing oxygen diffusion to contact plugs during CW hole reactive ion etch processing
US6858442B2 (en) * 2003-02-25 2005-02-22 Infineon Technologies Aktiengesellschaft Ferroelectric memory integrated circuit with improved reliability
US7642583B2 (en) * 2003-04-25 2010-01-05 Panasonic Corporation Ferroelectric memory device
US7109089B2 (en) * 2004-02-27 2006-09-19 Micron Technology, Inc. Semiconductor fabrication using a collar
JP4049119B2 (ja) * 2004-03-26 2008-02-20 セイコーエプソン株式会社 強誘電体メモリ素子の製造方法
CA2581775A1 (en) * 2004-09-27 2006-04-06 Sigmoid Biotechnologies Limited Dihydropyrimidine microcapsule - formulations
JP2006108152A (ja) * 2004-09-30 2006-04-20 Oki Electric Ind Co Ltd 半導体記憶装置
JP4954537B2 (ja) * 2004-12-03 2012-06-20 株式会社半導体エネルギー研究所 半導体装置
KR101169262B1 (ko) * 2004-12-03 2012-08-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8106438B2 (en) * 2005-08-22 2012-01-31 Micron Technology, Inc. Stud capacitor device and fabrication method
JP4322912B2 (ja) 2006-11-24 2009-09-02 エルピーダメモリ株式会社 半導体装置及びその製造方法
JP5117740B2 (ja) * 2007-03-01 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
PT2079456E (pt) 2007-04-04 2013-03-13 Sigmoid Pharma Ltd Composições farmacêuticas de ciclosporina
WO2008132707A1 (en) * 2007-04-26 2008-11-06 Sigmoid Pharma Limited Manufacture of multiple minicapsules
WO2008132712A2 (en) * 2007-05-01 2008-11-06 Sigmoid Pharma Limited Combination pharmaceutical compositions
BRPI1012196B1 (pt) 2009-05-18 2021-11-30 Sublimity Therapeutics Limited Composição compreendendo gotas de óleo
GB2485327A (en) 2009-08-12 2012-05-09 Sigmoid Pharma Ltd Immunomodulatory compositions comprising a polymer matrix and an oil phase
GB201020032D0 (en) 2010-11-25 2011-01-12 Sigmoid Pharma Ltd Composition
GB201212010D0 (en) 2012-07-05 2012-08-22 Sigmoid Pharma Ltd Formulations
GB201319791D0 (en) 2013-11-08 2013-12-25 Sigmoid Pharma Ltd Formulations
CN107106644B (zh) 2014-11-07 2022-04-15 卓越治疗有限公司 包含环孢菌素的组合物

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4665426A (en) * 1985-02-01 1987-05-12 Advanced Micro Devices, Inc. EPROM with ultraviolet radiation transparent silicon nitride passivation layer
JP2830019B2 (ja) * 1989-03-07 1998-12-02 セイコーエプソン株式会社 半導体装置
KR930006730B1 (ko) * 1991-03-20 1993-07-23 삼성전자 주식회사 고집적 반도체 메모리장치의 커패시터 제조방법
TW243541B (zh) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
TW214610B (en) * 1992-08-31 1993-10-11 Siemens Ag Method of making contact for semiconductor device
US5335138A (en) * 1993-02-12 1994-08-02 Micron Semiconductor, Inc. High dielectric constant capacitor and method of manufacture
US5407855A (en) * 1993-06-07 1995-04-18 Motorola, Inc. Process for forming a semiconductor device having a reducing/oxidizing conductive material
JPH0738068A (ja) * 1993-06-28 1995-02-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH0794600A (ja) * 1993-06-29 1995-04-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5439840A (en) * 1993-08-02 1995-08-08 Motorola, Inc. Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric
EP0642167A3 (en) * 1993-08-05 1995-06-28 Matsushita Electronics Corp Semiconductor device with capacitor and manufacturing process.
US5364813A (en) * 1993-09-01 1994-11-15 Industrial Technology Research Institute Stacked DRAM poly plate capacitor
KR0144921B1 (ko) * 1995-02-17 1998-07-01 김광호 반도체 메모리소자의 커패시터 구조 및 그 제조방법
US5567636A (en) * 1995-02-27 1996-10-22 Motorola Inc. Process for forming a nonvolatile random access memory array
US5654222A (en) * 1995-05-17 1997-08-05 Micron Technology, Inc. Method for forming a capacitor with electrically interconnected construction
US5612574A (en) * 1995-06-06 1997-03-18 Texas Instruments Incorporated Semiconductor structures using high-dielectric-constant materials and an adhesion layer
US5654589A (en) * 1995-06-06 1997-08-05 Advanced Micro Devices, Incorporated Landing pad technology doubled up as local interconnect and borderless contact for deep sub-half micrometer IC application
CN1054702C (zh) * 1995-06-26 2000-07-19 现代电子产业株式会社 制造半导体器件电容器的方法
JPH09116123A (ja) * 1995-10-20 1997-05-02 Sony Corp 強誘電体不揮発性半導体記憶装置
JPH09191088A (ja) * 1995-11-09 1997-07-22 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
KR100189982B1 (ko) * 1995-11-29 1999-06-01 윤종용 고유전체 캐패시터의 제조방법
JP3388089B2 (ja) * 1996-04-25 2003-03-17 シャープ株式会社 不揮発性半導体メモリ素子の製造方法
US5843830A (en) * 1996-06-26 1998-12-01 Micron Technology, Inc. Capacitor, and methods for forming a capacitor
TW351846B (en) * 1996-08-16 1999-02-01 United Microelectronics Corp Method for fabricating memory cell for DRAM
US5688713A (en) * 1996-08-26 1997-11-18 Vanguard International Semiconductor Corporation Method of manufacturing a DRAM cell having a double-crown capacitor using polysilicon and nitride spacers
US5780339A (en) * 1997-05-02 1998-07-14 Vanguard International Semiconductor Corporation Method for fabricating a semiconductor memory cell in a DRAM
KR100437353B1 (ko) * 1997-07-16 2004-07-16 삼성전자주식회사 반도체 장치의 제조 방법
JP3090198B2 (ja) * 1997-08-21 2000-09-18 日本電気株式会社 半導体装置の構造およびその製造方法
US6064085A (en) * 1998-06-03 2000-05-16 Texas Instruments-Acer Incorporated DRAM cell with a multiple fin-shaped structure capacitor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100361393C (zh) * 2002-11-20 2008-01-09 松下电器产业株式会社 可变电容元件及内置可变电容元件的集成电路
CN100440515C (zh) * 2004-06-18 2008-12-03 精工爱普生株式会社 半导体装置的制造方法
CN103000623A (zh) * 2011-09-16 2013-03-27 北大方正集团有限公司 一种铝栅半导体器件及其制造方法

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