CN1110084C - 半导体基片中的小型接头及其制作方法 - Google Patents

半导体基片中的小型接头及其制作方法 Download PDF

Info

Publication number
CN1110084C
CN1110084C CN99105795A CN99105795A CN1110084C CN 1110084 C CN1110084 C CN 1110084C CN 99105795 A CN99105795 A CN 99105795A CN 99105795 A CN99105795 A CN 99105795A CN 1110084 C CN1110084 C CN 1110084C
Authority
CN
China
Prior art keywords
conductor
connecting portion
contact hole
buried conductor
interlayer film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN99105795A
Other languages
English (en)
Other versions
CN1232292A (zh
Inventor
坂尾真人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1232292A publication Critical patent/CN1232292A/zh
Application granted granted Critical
Publication of CN1110084C publication Critical patent/CN1110084C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供了一种半导体基片中的小型接头。该接头包括一个在半导体基片的表面上形成的一个扩散层；一个覆盖此扩散层的层间膜；埋于层间膜中的多个下层连接部位；布于层间膜上的上层连接部位；以及一个接触孔，该槽孔通过用于连接扩散层和上层连接部位的层间膜。接触孔的孔径等于下层连接部位之间的间距。这种小型接头进一步包括一个置于接触孔内的第一埋式导体和第二埋式导体。

Description

半导体基片中的小型接头及其制作方法
技术领域
本发明涉及一种在半导体基片中用于连接上层连接部位和扩散层的小型接头结构，以及形成这种结构的方法。
背景技术
使单个半导体元件小型的研究工作依然在迅速发展，这些元件是在半导体基片中制成的，其目的是为了获得一种包括以高密度集成在半导体基片中的这些半导体元件的半导体器件。而仅仅依靠由光刻技术决定的最小特征尺寸(F)的发展，来得到如此小型和高密度，是不可能取得一个令人满意的结果的。
例如，如果将注意力集中在半导体基片的表面上，则下层连接部位的最小线宽和最小间距就易于达到(F)。如果将注意力集中在用于连接下层连接部位和形成于绝缘层内覆盖半导体基片的上层连接部位的接触孔上，则上层连接部位的最小线宽和最小间距也易于达到(F)。
然而，在实际的半导体中，综合了具有这种特征的下层连接部位、接触孔和上层连接部位的半导体是不易生产的。其原因是由与光刻技术相关的一些问题所引起的。任意使用多个光刻过程或类似过程，就可以生产出包括集成半导体元件的半导体器件。在此阶段，在光刻过程之间就需要设置一条用于校准光罩的校准边线。从而，下层连接部位的线宽就必需设为(F)×2或更大。
最近几年，已经可以通过采用自对齐接触孔，在接触孔内至少达到的下层连接部位的部分实现(F)线宽。在连接部位之间的间隔内，也可以形成具有接触尺寸(设计尺寸)等于(F)的线间距。
下面例示了一个由IEICE学报，Vol.E74，No.4，pp.818-826，1991提出的方法。
图1(a)-(e)是对于接触孔通过减小实际接触孔尺寸使得(F)的设计线间距等于设计接触孔尺寸而实现其开孔的工艺过程的截面视图。
在这个过程中，如果(F)的设计线间距等于设计接触孔尺寸，则接触孔开孔可以首先通过减小实际接触孔尺寸而得以实现。
为便于理解本发明和先前的在连接部位和接触孔之间没有校准边线的工艺之间的不同之处，在此，详细描述了一种在连接部位和接触孔之间没有间隔的情形。
如图1(a)所示，在半导体基片(图中未附)的表面上形成一个器件绝缘部分201和一个扩散层202。在沉积在整个基片上的下部层间膜204a上形成了许多下层连接部位203。然后，如图1(b)所示，再沉积一层上部层间膜204b以覆盖连接部位203。进一步，在上部层间膜204b上沉积一层光刻胶205，并且，将其限定为在上部层间膜204b内的连接部位203之间的位置能够开出一个接触孔。然后，通过干法蚀刻工艺，在扩散层202以上部分开出一个接触孔206，其尺寸等于光刻胶的孔径。
除去光刻胶后，在下部层间膜204b的上表面以及接触孔206的侧壁和底部，形成一层HTO膜(LPCVD高温氧化膜)207(如图1(c)所示)。利用干法蚀刻工艺，将HTO膜207从接触孔206的底部除去后，部分HTO膜207’仅留在接触孔206的内壁上(如图1(d)所示)。
进一步，形成上层连接部位208，并由此可以完成如图1(e)所示的接触部分，而这一点现有技术中未被描述过。
如上所述，甚至最终在下层连接部位之间无设计校准边线的设计中，通过减小接触孔尺寸，在确保绝缘性的情况下，利用传统技术就可以布置下层连接部位和接触孔。
然而，传统技术却可能存在以下缺点。
如图1(d)所示，按照传统工艺，接触孔206的开口底部进行了两次刻蚀，这就会导致在扩散层中和在基片中产生极多的缺陷。考虑刻蚀本身，第二次刻蚀目的在于，通过蚀刻工艺，在狭窄的深部截面处除去HTO(高温氧化物)膜。其结果则可能是，得到理想的孔的可能性就非常小了。
如果减小接触孔206的尺寸，接触孔和扩散层之间的接触区域的面积可被减小，而接触区域的电阻也会相应地与接触面积成反比地增加。另外，减小尺寸可能会在沿着接触的深部方向(具有大的深宽比的接触)产生一个窄而深的接触孔。由此，甚至在此阶段，接触电阻也会增加(正比于接触深度，反比于接触面积)。进一步，通过用互连层充填接触孔而完成这种接触，将可能引起非常严重的后果，如当得到具有这种结构的更大的深宽比时，根据连接部位的覆盖性，在连接部位中产生隔断。
发明内容
本发明的一个目的在于提供一种能够形成优异接触而不会在形成时引起致命问题的小型接头结构，例如接触电阻的增加以及断开。甚至对于在线间隔中无校准边线的条件下必须形成接触时，也可以实现这种接触结构。
本发明的另一目的在于提供一种具有这种结构的小型接头的形成方法。
本发明提供了一种在半导体基片中的小型接头。其接触包括一个在半导体基片的表面上形成的一个扩散层；一个覆盖此扩散层的层间膜；埋于层间膜中的多个下层连接部位；布于层间膜上的上层连接部位；以及一个接触孔，该槽孔通过用于连接扩散层和上层连接部位的层间膜。接触孔的孔径等于下层连接部位之间的间距。这种小型接头进一步包括一个置于接触孔内的第一埋式导体，位于所述接触孔内的第一埋式导体仅位于每个所述下层连接部位的底面之下；位于第一埋式导体之上的置于接触孔侧壁上的侧壁绝缘层；置于接触孔内的第一埋式导体之上的第二埋式导体，其高度足以达到与上层连接部位相接触。
第一埋式导体优先包括：多晶硅、金属硅化物、难熔金属。第二埋式导体最好是多晶硅。进一步，单层连接部位替代第二埋式导体。
按照以上结构，确定线间距和接触孔的设计尺寸等于(F)的最小特征尺寸，可以使占用面积最小化，并可以实现一种甚至具有使用最小特征尺寸的极好的小型接头。
本发明也包括在半导体基片上形成上述小型接头的方法。此半导体基片包括：在半导体基片的表面上形成的一个扩散层；布于半导体基片上的用于覆盖扩散层的一个层间膜；布于层间膜内的多个下层连接部位；以及布于层间膜上的一个上层连接部位。此方法包括以下步骤：
开出一个直通层间膜的接触孔以连接扩散层和上层连接部位，其中，扩散槽的孔径等于下层连接部位之间的空间间隔；
形成一个第一导体以覆盖层间膜，其中，第一导体充填接触孔；
蚀刻第一导体，使得仅位于每个下连接部位的底面下的所述接触孔的一部分第一导体得以保留下来；其中，保留下来的第一导体的部分形成了一个第一埋式导体；
形成第一埋式导体之后，在第一埋式导体之上形成一个在接触孔侧壁上的侧壁绝缘层；
形成第二导体以覆盖层间膜，其中，第二导体与第一导体相接触；
蚀刻第二导体，以使得仅在接触孔内的第二导体部分得以保留下来，其中，保留下来的第二导体形成一个第二埋式导体；以及
形成一个上层连接部位以使其连接第二埋式导体。
按照本发明，在开口接触的底部上的扩散层的暴露部分可以只进行一次蚀刻曝光。这样，相对于上述的现有工艺，就减小了这一部分的刻蚀损伤。因此，比如由于缺陷的引入而引起的扩散层损耗也能够得到有效防止。
附图说明
通过对附图的详细描述，本发明将会得到更为充分的理解：
图1是说明在一个半导体基片中形成一个小型接头的传统方法的过程示意图；
图2是说明根据本发明的一个最佳实施例的在一个半导体基片中形成一个小型接头的方法的前半过程示意图；以及
图3是说明根据本发明的最佳实施例的后半过程示意图。
具体实施方式
图2和图3描述了根据本发明最佳实施例的形成一个小型接头的方法。其形成过程依次表示在图2和图3中。
如图2(a)所示，在半导体基片(图中未附)的表面上形成一个器件绝缘部分101和一个扩散层102。在基片上，如通过CVD(化学气相淀积)方法形成BPSG(硼磷硅玻璃)或者未掺杂的氧化膜以用作下部层间膜104a。
下一步，利用PVD(物理气相淀积)或CVD(化学气相淀积)方法形成一层金属硅化物如WSi和TSi或一层难熔金属如W，然后用一般的光刻技术和干法蚀刻技术限定多个下层连接部位103。连接部位之间具有由光刻的分辨极限决定的最小特征尺寸的间距。
然后，如图2(b)所示，在整个区域包括连接部位103和下部层间膜104a上再沉积一层BPSG或未掺杂氧化膜以形成一层上部层间膜104b。采用平面化过程以除去从上部层间膜104b上的糙面，此糙面表现为连接部位103的台阶。从简化后者暴露过程的方面来看，这一过程是有用的。平面化过程可以包括：采用CMP(化学机械抛光)或镀层SOG(旋涂玻璃)过程之后，对于BPSG，可采用在氮气中加热回流层间膜，对于未掺杂氧化膜，采用蚀刻过程。在此阶段，将光刻胶105制模成罩以用于使用一般光刻技术进行接触孔的刻蚀过程。然后，进行标准的各向异性干蚀以开出接触孔106。
然后，形成掺杂多晶硅膜以作为第一导体107(如图2(c)所示)。从多晶硅的上表面看，所形成的膜的厚度应足以充填整个接触孔106，并且能够防止凹坑，这些凹坑表现为接触孔的凹坑。
此后，在各向同性的条件下蚀刻多晶硅，以使仅在接触孔内低于下层连接部位103的底面的部分多晶硅得以保留下来，从而形成如图2(d)所示的第一埋式导体108。图2(c)中所描述的为防止接触孔的近上部分表面的凹坑而对多晶硅表面采用的平面化工艺，与图2(d)所显示的情形类似重要。这是因为通常凹坑也可出现在第一埋式导体108的表面，并且在图2(d)中的最坏情形下可到达扩散层102上。
进一步，在接触孔106的底部和侧壁上沉积一层氧化硅或氮化硅以使其显示良好的覆盖性，从而产生图3(a)中所示的绝缘层109。此后，在各向异性条件下蚀刻绝缘层109以仅保留接触孔的侧壁上的侧壁绝缘层110(如图3(b)所示)。为了覆盖下层连接部位103的至少侧面部分，设置侧壁绝缘层110十分重要。
下一步，形成一层掺杂多晶硅以充填接触孔106，从而得到第二导体111(如图3(c)所示)。然后，以各向同性蚀刻多晶硅，形成第二埋式导体112(如图3(d)所示)。
如果第一和第二埋式导体108和112是掺杂的多晶硅，就需要进行退火处理以活化杂质。退火过程既可采用在相对低温下的电炉上进行，也可采用为了快速退火而在相对高温下的灯光退火装置中进行，如在1000摄氏度下退火60秒，即可达到理想的效果。使用电子管退火装置进行退火，更利于控制在基片中形成的扩散层中的杂质的扩散，从而增加在多晶硅中的活化过的杂质的比率。
然后，使用一种主要包括铝或者金属硅化物如WSi的金属形成一个上层连接部位113。
这样，就形成了具有如图3(d)所示结构的小型接头。此结构是通过以下步骤实现的：形成一个接触孔，其孔径等于下层连接部位之间的间距，在低于下层连接部位的位置从底部到顶部充填第一埋式导体108，在第一埋式导体108之上开口部位的侧壁上提供一层侧壁绝缘层，主要用来防止下层连接部位103与接触孔的侧壁进行接触，充填第二埋式导体112，形成下层连接部位113以连接第二埋式导体。
在图2和图3中称为下层连接部位的部分也可作为DRAM(动态随机存取存储器)存储单元中的静态电容的下端电极。对于DRAM存储单元，采用这种接触结构来减小存储单元的单元尺寸也许是有效的。
在以上实施例中，第二埋式导体是埋在接触孔的上部。根据本发明的另一实施例，如果允许覆盖，单层连接部位也可在具有侧壁绝缘层的接触孔内形成，以替代第二埋式导体。在这种情形中，单层连接部位也可是包括多晶硅和WSi的薄膜，并可进一步是主要包括铝的金属覆层。在金属覆层下部也可沉积一层包括Ti和TiN的薄层阻隔膜。包含阻隔剂的单层W膜和多层W膜也可作为金属覆层。在没有这种第二埋式导体的结构中，可以省略蚀刻过程或类似过程。因此，就可以实现减少过程步骤、降低成本、减小电阻率。
本发明的进一步的实施例是从减小电阻率的观点出发，第一埋式导体可采用一种金属硅化物如WSi，而不是多晶硅。为更进一步有效地降低电阻率，第一埋式导体可采用一种难熔金属如W。在采用W的情形中，有必要防止在W膜形成过程中出现在扩散层内的侵蚀。因此，第一导体可以通过以下步骤进行工业化生产：先在接触孔的底部形成一层Ti膜，然后在含氮气氛中进行退火处理以形成TiSi2(Ti的硅化物)，下一步在硅化加固之后用反应剂液体如APM蚀刻除去过剩的Ti。
如上所述，根据本发明，在开口接触底部的扩散层的暴露部分可以只进行一次蚀刻暴露。这样，相对于上述的以前工艺，对于这部分的刻蚀损伤就可以减小。
可以不减少接触孔和扩散层之间的接触部分和接触面积。这样，以设计的最小特征尺寸开出接触孔、防止由于接触面积的减少而产生的电阻的增加、有效使用接触的底部区域，均可以实现。另外，下层连接部位和接触孔之间的接触的隔离性也可以通过提供侧壁绝缘层以自对齐方式得以保证。
而且，减小接触尺寸，可以不在低于下层连接部位底部的部位进行。这样，对比沿整个深度方向减小接触孔尺寸的情形，这一部位的电阻就不会增加，而且接触电阻也不会降低。
另外，对比沿整个深度方向形成侧壁绝缘层而减小接触孔尺寸的情形，缺少上层连接部位的覆盖层可以不直接影响接触电阻和公开缺陷的产生。这是由于的减小的部分限于接触的上部，并且第一埋式导体已被充入低于上面部分的下部。这样就可以避免在形成第二埋式导体和上层连接部位时填满具有高深宽比的接触孔。使用难熔金属而不是埋式多晶硅作为第一和第二埋式导体可以进一步减小电阻。将两种不同材料填入接触孔中，增加了根据每个充填深度、充填性质和材料覆盖性、以及所需电阻进行自由选择的程度。
对本发明的最佳实施例进行描述之后，包含这些概念的其它实施例可被使用的这种工艺的一般技术就变得很明显了。据此提出，本发明不局限于所述实施例，而只应受其附加的权利要求的范围和精神所限制。

Claims (10)

1.一种半导体基片中的小型接头，其特征在于，其中包括：
一个在所述半导体基片的表面上形成的一个扩散层；
一个布于所述扩散层上的层间膜；
埋于所述层间膜中的多个下层连接部位；
一个布于所述层间膜上的上层连接部位；
一个接触孔，该槽孔通过用于连接所述扩散层和所述上层连接部位的所述层间膜，所述接触孔内的孔径等于所述下层连接部位之间的间距；
位于所述接触孔内的第一埋式导体仅位于每个所述下层连接部位的底面之下；
位于所述第一埋式导体之上的置于所述接触孔侧壁上的第一侧壁绝缘层；以及
置于所述接触孔内的所述第一埋式导体之上的第二埋式导体，其高度足以达到与所述上层连接部位相接触。
2.根据权利要求1中所述的一种半导体基片中的小型接头，其特征在于：所述第一埋式导体包括多晶硅。
3.根据权利要求1中所述的一种半导体基片中的小型接头，其特征在于：所述第一埋式导体包括金属硅化物和难熔金属其中的一种。
4.根据权利要求1中所述的一种半导体基片中的小型接头，其特征在于：所述第二埋式导体由多晶硅构成。
5.根据权利要求1中所述的一种半导体基片中的小型接头，其特征在于：还包括替代所述的第二埋式导体的一单层连接部位。
6.一种在半导体基片中的小型接头的形成方法，其特征在于，所述基片包括：
一个在所述半导体基片的表面上形成的一个扩散层；
埋于所述层间膜中的多个下层连接部位；以及
一个布于所述层间膜上的上层连接部位；
所述方法包括以下步骤：
开出一个直通层间膜的接触孔以连接所述扩散层和所述上层连接部位，其中，所述接触孔的孔径等于下层连接部位之间的空间间隔；
形成一个第一导体以覆盖所述层间膜，所述第一导体充填所述接触孔；
蚀刻所述第一导体，使得仅位于每个下连接部位的底面下的所述接触孔的一部分第一导体得以保留下来；其中，保留下来的第一导体的部分形成了一个第一埋式导体；
形成所述的第一埋式导体之后，在第一埋式导体之上形成一个在接触孔侧壁上的侧壁绝缘层；
形成第二导体以覆盖所述层间膜，所述第二导体与所述第一导体相接触；
蚀刻所述第二导体，使得仅在所述接触孔内的第二导体部分得以保留下来，保留下来的所述第二导体形成一个第二埋式导体；以及
形成一个上层连接部位以使其连接所述第二埋式导体。
7.根据权利要求6中所述方法，其特征在于：
所述第一埋式导体包括一种多晶硅。
8.根据权利要求6中所述方法，其特征在于：
所述第一埋式导体包括金属硅化物或难熔金属。
9.根据权利要求6中所述方法，其特征在于：
所述第二埋式导体包括一种多晶硅。
10.根据权利要求6中所述方法，其特征在于：
所述基片进一步包括一单层连接部位，用所述的单层连接部位替代所述的第二埋式导体。
CN99105795A 1998-04-16 1999-04-16 半导体基片中的小型接头及其制作方法 Expired - Fee Related CN1110084C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10106312A JP3114864B2 (ja) 1998-04-16 1998-04-16 半導体基板における微細コンタクトおよびその形成方法
JP106312/1998 1998-04-16

Publications (2)

Publication Number Publication Date
CN1232292A CN1232292A (zh) 1999-10-20
CN1110084C true CN1110084C (zh) 2003-05-28

Family

ID=14430481

Family Applications (1)

Application Number Title Priority Date Filing Date
CN99105795A Expired - Fee Related CN1110084C (zh) 1998-04-16 1999-04-16 半导体基片中的小型接头及其制作方法

Country Status (4)

Country Link
US (1) US6184584B1 (zh)
JP (1) JP3114864B2 (zh)
KR (1) KR100322262B1 (zh)
CN (1) CN1110084C (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100403326B1 (ko) * 1999-12-28 2003-10-30 주식회사 하이닉스반도체 반도체소자의 제조방법
JP3626058B2 (ja) * 2000-01-25 2005-03-02 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2001358214A (ja) * 2000-06-15 2001-12-26 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US6468889B1 (en) * 2000-08-08 2002-10-22 Advanced Micro Devices, Inc. Backside contact for integrated circuit and method of forming same
US6861757B2 (en) * 2001-09-03 2005-03-01 Nec Corporation Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device
US6930040B2 (en) * 2003-10-22 2005-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a contact on a silicon-on-insulator wafer
KR100666377B1 (ko) * 2005-08-02 2007-01-09 삼성전자주식회사 패드 구조물, 이의 형성 방법, 이를 포함하는 반도체 장치및 그 제조 방법
US7888798B2 (en) * 2007-05-16 2011-02-15 Samsung Electronics Co., Ltd. Semiconductor devices including interlayer conductive contacts and methods of forming the same
KR20100001700A (ko) * 2008-06-27 2010-01-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
DE102011104305A1 (de) * 2011-06-16 2012-12-20 Austriamicrosystems Ag Herstellungsverfahren für ein Halbleiterbauelement mit einer Leiterschicht im Halbleiterkörper und Halbleiterbauelement
JP2014082279A (ja) 2012-10-15 2014-05-08 Panasonic Corp 不揮発性記憶装置及びその製造方法
US9105636B2 (en) * 2013-08-26 2015-08-11 Micron Technology, Inc. Semiconductor constructions and methods of forming electrically conductive contacts
US10515896B2 (en) * 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
WO2019193463A1 (ja) * 2018-04-04 2019-10-10 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN109273500A (zh) * 2018-09-21 2019-01-25 京东方科技集团股份有限公司 一种oled显示基板、显示装置和制作方法
WO2021033572A1 (ja) * 2019-08-21 2021-02-25 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置、および製造システム

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02170561A (ja) 1988-12-23 1990-07-02 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2811126B2 (ja) * 1991-05-02 1998-10-15 三菱電機株式会社 半導体集積回路装置の配線接続構造およびその製造方法
DE4314906C2 (de) * 1993-05-05 1996-10-31 Siemens Ag Halbleiterbauelement mit Stromanschlüssen für hohe Integrationsdichte
US5625232A (en) * 1994-07-15 1997-04-29 Texas Instruments Incorporated Reliability of metal leads in high speed LSI semiconductors using dummy vias
US5472913A (en) * 1994-08-05 1995-12-05 Texas Instruments Incorporated Method of fabricating porous dielectric material with a passivation layer for electronics applications
JP2785768B2 (ja) * 1995-09-14 1998-08-13 日本電気株式会社 半導体装置の製造方法
JP3703885B2 (ja) 1995-09-29 2005-10-05 株式会社東芝 半導体記憶装置とその製造方法
JPH09129729A (ja) 1995-11-02 1997-05-16 Sony Corp 接続孔の形成方法
JP2739855B2 (ja) * 1995-12-14 1998-04-15 日本電気株式会社 半導体装置およびその製造方法
JPH09260492A (ja) * 1996-03-25 1997-10-03 Toshiba Corp 半導体装置の製造方法
US5843839A (en) * 1996-04-29 1998-12-01 Chartered Semiconductor Manufacturing, Ltd. Formation of a metal via using a raised metal plug structure
JP3795634B2 (ja) * 1996-06-19 2006-07-12 株式会社東芝 半導体装置の製造方法
JP3607424B2 (ja) 1996-07-12 2005-01-05 株式会社東芝 半導体装置及びその製造方法
US6074943A (en) * 1997-04-16 2000-06-13 Texas Instruments Incorporated Sidewalls for guiding the via etch

Also Published As

Publication number Publication date
JP3114864B2 (ja) 2000-12-04
CN1232292A (zh) 1999-10-20
JPH11297819A (ja) 1999-10-29
KR100322262B1 (ko) 2002-02-07
KR19990083188A (ko) 1999-11-25
US6184584B1 (en) 2001-02-06

Similar Documents

Publication Publication Date Title
CN1110084C (zh) 半导体基片中的小型接头及其制作方法
KR100320332B1 (ko) 반도체 장치 및 그 제조 방법
KR100505658B1 (ko) ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자
US5728595A (en) Method of fabricating a self-aligned contact hole for a semiconductor device
US6316801B1 (en) Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same
CN100521185C (zh) 用于半导体器件的互连结构及其形成方法
CN1209657A (zh) 半导体器件及其制造方法
CN1142591C (zh) 半导体器件、存储单元以及它们的制作工艺
JPH0680737B2 (ja) 半導体装置の製造方法
CN1531755A (zh) 利用牺牲材料的半导体构造及其制造方法
CN1933153A (zh) 半导体元件及制造镶嵌结构中的金属绝缘金属电容的方法
CN1518100A (zh) 半导体器件及其制造方法
KR100273987B1 (ko) 디램 장치 및 제조 방법
CN1230790A (zh) 具有导线插头的半导体器件及其生产方法
US6476489B1 (en) Apparatus and manufacturing method for semiconductor device adopting NA interlayer contact structure
CN1107969C (zh) 用于制造半导体器件的触点的方法
US6455886B1 (en) Structure and process for compact cell area in a stacked capacitor cell array
US6066525A (en) Method of forming DRAM capacitor by forming separate dielectric layers in a CMOS process
US6653220B2 (en) Advance metallization process
KR100297820B1 (ko) 반도체장치 제조방법
CN1236484C (zh) 半导体器件的金属接触结构及其形成方法
KR100479815B1 (ko) 비트라인 및 비트라인 콘택을 형성하는 방법 및 다이나믹메모리셀
US20100261345A1 (en) Method of manufacturing a semiconductor device
CN1274016C (zh) 插塞的形成方法
CN1049765C (zh) 在集成电路上互连的接触及其制造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20030801

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20030801

Address after: Kanagawa, Japan

Patentee after: NEC Corp.

Address before: Tokyo, Japan

Patentee before: NEC Corp.

C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee