KR100297820B1 - 반도체장치 제조방법 - Google Patents
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Abstract
반도체장치 제조방법에 있어서, 반도체기판상에 MOS트랜지스터가 형성된다. 각 MOS트랜지스터는 불순물확산영역과 게이트전극을 포함한다. MOS트랜지스터상에 제 1 층간절연막이 증착된다. 제 1 층간절연막내에 불순물확산영역에 도달하는 콘택홀이 오픈된다. 반도체기판의 전면에 도전체가 증착된다. 콘택홀내에만 콘택플러그를 형성하기 위하여 증착된 도전체를 에치백한다. 선택성장방법을 사용하여 콘택플러그상에만 패드부가 형성된다. 캐패시터콘택을 통해 패드부에 연결되도록 반도체기판위에 캐패시터가 형성된다.
Description
본 발명은 DRAM(Dynamic Random Access Memory)등의 반도체장치 제조방법에 관한 것이다.
DRAM(Dynmnlc Randmn Access Memory)은 일반적으로 복수개의 메모리셀부가 매트릭스형태로 배열된 메모리셀어레이를 포함한다. 각각의 메모리셀부는 1쌍의 메모리셀로 이루어 진다. 여기에서, 각각의 메모리셀들은 하나의 선택용M0S(Metal Oxide Semiconductor)트랜지스터와 하나의 전하축적용 캐패시터로 구성된다.
이 경우에서, 선택용 M0S트랜지스터는, 소오스, 드레인영역과 게이트전극을 갖는다. 이 구조에서, 소오스영역 또는 드레인영역은 캐패시터와 연결된다. 또한, MOS트랜지스터들의 게이트전극들은 각 메모리셀부에 각각의 워드라인을 구성하고 있다.
또한, 소오스영역 또는 드레인영역은 비트라인과 연결된다. 여기에서, 소오스영역 또는 드레인영역은 반도체기판내의 확산층으로서 형성되는 것을 알 수 있다.
최근, 반도체장치는 크기와 집적도에서 크게 미세화되고 있는 추세이다. 결과적으로, 배선간격의 설계최소치수가 0.2㎛보다 작은 반도체장치가 제조되었다.
이러한 미세가공기술을 사용하여 1Gb의 용량을 갖는 DRAM이 제조되었다. 이러한 DRAM에서, 제한된 영역내에서 캐패시터의 고축적용량을 얻기 위하여 잘 알려진 COB(Capacitor over Bitline)구조가 자주 채택되었다. 이 경우에, COB구조에서 캐패시터는 비트라인위에 위치한다.
여기에서, 도 1에 도시된 바와 같이, 상술한 COB구조에 관한 기술이 일본 특개평 3-174766호에 개시되어 있다.
도 1에서, 복수개의 워드라인(4)이 수직방향으로 배열되어 있고 복수개의 비트라인(10)이 수평방향으로 배열되어 있다. 이 경우에서, 워드라인(4)과 비트라인(10)은 서로 교차한다. 이 경우에서, 상술한 바와 같이, 각각의 워드라인(4)은 게이트전극으로 구성되고 각 비트라인(10)은 소오스영역 또는 드레인영역으로 구성된다.
이러한 COB구조의 DRAM에서, 도 1에 도시된 바와 같이. 캐패시터콘택(11)은 인접하는 워드라인(4)사이에 위치한다. 캐패시터는 캐패시터콘택(11)을 통해서 소오스영역과 드레인영역중의 하나에 연결된다. 한편, 비트라인(10)은 비트콘택(9)을 통해서 소오스영역과 드레인영역중의 또 다른 하나에 연결된다.
여기에서, 참조부호 3은 반도체기판내에 위치된 소오스영역과 드레인영역을 형성하는 불순물확산영역을 나타낸다.
그러나, 배선들 사이의 공간(즉, 워드라인(4)간의 간격)이 감소되는 경우에, 얼라인마진은 작아진다.
그 결과, 배선(워드라인)(4)과 캐패시터콘택(11)사이의 절연성이 충분히 확보될 수 없다. 따라서, 배선과 콘택사이의 절연성을 확보하기 위해서 다양한 방법이 적용되어 왔다.
도 1에서, 각각의 소오스영역과 드레인영역에 연결패드(16)가 배치된다. 이에 의해, 워드라인(게이트전극)(4)과 캐패시터콘택(11)사이의 얼라인마진은 커진다.
다음에, 도 2a 내지 도 2c에 연결패드(16)를 형성하는 방법에 대하여 설명한다. 여기에서, 이 방법도 상기 일본 특개평 3-174766호에 개시되어 있다.
도 2a에 도시된 바와 같이, 먼저, 반도체기판내에 소자격리산화막(2)과 선택MOS트랜지스터가 형성된다. 이 경우에, 각 MOS트랜지스터는 반도체기판(1)에 형성된 불순물확산영역(소오스영역과 드레인영역)(3)과, 소오스영역과 드레인영역사이에 게이트절연막을 개재하여 형성된 게이트전극(워드라인)(4)과, 그리고 게이트절연막과 게이트전극(4)를 덮는 절연막(5)을 포함한다.
이 상태에서, 반도체기판(1)상에 층간절연막(6)이 증착된다. 다음에, 소오스영역 및 드레인영역으로서의 불순물확산영역(3)을 노출시키기 위하여 층간절연막(6)내에 콘택홀(7)을 오픈시킨다.
이 경우에, 콘택홀(7)은, 게이트전극(4)으로부터 전기적으로 졀연시키기 위하여, 잘 알려진 셀프얼라인공정을 사용하여 오픈된다.
다음에, 도 2b에 도시된 바와 같이, 연결패드(16)가 콘택홀(7)내에만 선택적으로 성장된다. 여기에서, 연결패드(16)는, 예컨대 폴리실리콘 또는 단결정실리콘으로 형성된다.
이 때에, 폴리실리콘은 콘택홀(7)의 깊이 이상으로 성장된다. 이에 의해, 폴리실리콘은 콘택홀(7)에서 오버플로우된다. 그 결과, 연결패드(16)의 상부의 직경은 콘택홀(7)보다 크다.
다음에, 도 2c에 도시된 바와 같이, 그 위에 층간절연막(6)이 증착된다. 이어서, 연결패드(16)의 상부에 도달하는 콘택홀이 오픈된다.
다음에, 비트콘택(9), 이 비트콘택(9)에 연결되는 비트라인(10), 그리고 캐패시터콘택(11)이 연속적으로 형성된다. 또한, 캐패시터콘택(11)과 연결되는 캐패시터를 형성하여 DRAM을 완성한다.
이 경우에, 캐패시터는 캐패시터콘택(11)과 연결되는 캐패시터 하부전극(12)과, 캐패시터 상부전극(13)과, 그리고 캐패시터 하부전극(12)과 캐패시터 상부전극(13)사이에 형성된 절연막을 포함한다.
이 방법에서, 연결패드(16)의 상면은 커지게 된다. 그 결과, 비트콘택(9)과 캐패시터콘택(11)을 형성하기 위한 콘택홀을 형성하는 동안 게이트전극(4)에 대한 얼라인마진이 커지게 된다.
다음에, 도 3a 내지 도 3c에 iedm 96 요약서 589 - 592 에 개시된 연결패드의 또 다른 형성방법에 관하여 설명한다.
도 3a에 도시된 바와 같이, 먼저, 반도체기판(1)상에 소자격리산화막(2)과선택MOS트랜지스터가 형성된다. 이 경우에, 각 MOS트랜지스터는 반도체기판(1)에 형성된 불순몰확산영역(소오스영역과 드레인영역)(3)과, 반도체기판(1)상의 소오스영역과 드레인영역사이에 게이트절연막을 개재하여 형성된 게이트전극(워드라인)(4)을 포함한다.
또한, 게이트전극(4)의 상부와 측벽상에 실리콘산화막 또는 실리콘질화막등의 절연막(5)이 형성된다. 게이트전극(4)의 측벽을 덮는 절연막(5)은 잘 알려진 이방성 드라이에칭을 사용하여 형성된다.
절연막(5)가 형성된 다음에, MOS트랜지스터의 소오스영역과 드레인영역을 형성하기 위한 불순물확산영역(3)을 게이트전극(4)에 대하여 셀프얼라인방식으로 노출시킨다.
다음에, 도 3b에 도시된 바와 같이, 실리콘노출부(즉, 불순물확산영역)상에만, 예컨대 폴리실리콘이 성장되어 연결패드(16-2)를 형성한다. 이 경우에, 실리콘산화막 또는 실리콘질화막등의 절연막(5)상에는 폴리실리콘이 성장되지 않는다.
이 폴리실리콘은 두 단계로 성장된다. 즉, 1단계로, 이방성 에패택셜성장을 수행하여 인접한 연결패드(16-2)가 서로 접촉되지 않게 한다.
2단계에서, 연결패드(16-2)가 게이트전극(4)의 높이를 초과할 때, 도 3b에 도시된 바와 같이, 연결패드(16-2)의 상면을 확장시키기 위하여 등방성성장을 수행한다.
다음에, 도 3c에 도시된 바와 같이, 그 위에 층간절연막(6)이 증착된다. 이어서, 연결패드(16-2)의 상부에 도달하는 콘택홀이 오픈된다.
다음에, 비트콘택(9), 이 비트콘택(9)에 연결되는 비트라인(10), 그리고 캐패시터콘택(11)이 연속적으로 형성된다. 또한, 캐패시터콘택(11)과 연결되는 캐패시터를 형성하여 DRAM을 완성한다.
이 경우에, 캐패시터는 캐패시터콘택(11)과 연결되는 캐패시터 하부전극(12)과, 캐패시터 상부전극(13)과, 그리고 캐패시터 하부전극(12)과 캐패시터 상부전극(13)사이에 형성된 절연막을 포함한다.
상술한 종래의 방법은 하기와 같은 문제점들을 가진다.
즉, 도 2a 내지 도 2c에 도시된 방법에서, 콘택홀(7)이 개구된 다음에 바로 실리콘이 선택적으로 성장된다. 그 결과, 이 성장은 콘택홀(7)로부터 실리콘이 오버플로우될 때까지 수행되어야 한다. 그 결과, 선택성장시간이 길어지게 된다.
일반적으로, 실리콘의 선택성장은 노출된 표면상의 성장핵생성율의 차이를 이용하여 수행된다. 이러한 조건에서, 성장시간이 길어질 수록, 또는 성장막의 두께가 두꺼울 수록, 성장의 선택도는 작아지게 된다.
결과적으로, 도 2a 내지 도 2c에 도시된 방법에서, 실리콘성장의 선택도가 악화되기 때문에, 인접하는 연결패드(16)이 서로 접촉하게 된다.
또한, 상술한 선택성장에서 콘택홀(7)의 저부상에는 실리콘의 완전청정표면이 노출되어야 한다. 그러나, 0.2㎛이하의 미세콘택홀(7)내에서 저부상에 완전청정표면을 얻기가 곤란하다.
한편, 도 4에 도시된 바와 같이, 도 3에 도시된 방법에서 불순물확산영역(3)의 패턴과 게이트전극(4)의 패턴사이에 얼라인오차(얼라인편차)가 발생되는 경우에, 용량콘택(11)과 접속되는 콘택패드(16-2)의 일측은 충분히 성장되지 않을 가능성이 있다. 이는 게이트전극(4)의 얼라인오차(또는 편차)에 기인하여 불순물확산영역(3)이 충분히 노출되지 않고, 실리콘의 성장속도가 느려지기 때문이다.
또한, 최근의 게이트전극(4)은 일반적으로 그 저항을 저하시키기 위해서, 텅스텐실리사이드나 티타늄실리사이드등의 실리사이드와 폴리실리콘의 이중구조로 형성된다.
이 구조에서는, 게이트전극(4)상에 콘택홀이 오픈되는 경우에, 그 저부에는 실리사이드가 노출된다. 그러나, 실리사이드상에서 실리콘을 선택적으로 성장시키는 것은 곤란하다. 이러한 조건에서, 게이트전극상에 연결패드를 형성하는 것은 불가능하다.
본 발명의 목적은 연결패드를 형성하기 위한 선택적성장동안 인접하는 연결패드들사이의 절연결함을 방지할 수 있는 반도체장치 제조방법을 제공하는 것이다.
도 1은 종래 반도체장치의 제조방법을 설명하는 평면도이다.
도 2a 내지 도 2c는 도 1에 도시된 종래 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3c는 또 다른 종래 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 4는 도 3에 도시된 또 다른 종래의 반도체장치의 문제점을 설명하기 위한 도면이다.
도 5a 내지 도 5d는 본 발명의 제 1 실시예에 따른 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 6a 내지 도 6d는 본 발명의 제 2 실시예에 따른 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 7a 내지 도 7d는 본 발명의 제 3 실시예에 따른 반도체장치의 제조방법을 설명하기 위한 단면도이다.
※도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 소자격리산화막
3 : 불순물확산영역 4 : 게이트전극
5 : 절연막 6 : 층간절연막
7: 콘택홀 8-1 : 콘택플러그
8-2 : 패드부 9-1 : 비트콘택
10 : 비트라인 11 : 캐패시터콘택
12 : 캐패시터하부전극 13 : 캐패시터상부전극
본 발명에 따르면, 반도체기판상에 MOS트랜지스터가 형성된다. 각 MOS트랜지스터는 불순물확산영역들과 게이트전극을 포함한다. 여기에서, 불순물확산영역은 소오스 및 드레인영역으로서 제공된다.
또한, MOP트랜지스터상에 제 1 층간절연막이 증착된다. 제 1 층간절연막내에 불순물확산영역에 도달하는 콘택홀이 오픈된다.
다음에, 반도체기판의 전면에 도전체가 증착된다. 이어서, 증착된 도전체가에치백되어 콘택홀내에만 콘택플러그가 형성된다. 또한, 선택성장방법을 사용하여 패드부가 콘택플러그상에만 형성된다.
마지막으로, 반도체기판상에 캐패시터가 형성되어 캐패시터콘택을 통해 패드부와 연결된다.
이 경우에, 각 콘택플러그는 제 1 직경을 가지며, 각 패드부는 제 2 직경을 갖는다. 여기에서, 제 2 직경은 제 1 직경보다 크다.
패드부를 확장시키기 위하여 등방성선택성장방법을 사용하여 콘택플러그상에만 패드부가 형성된다. 이 경우에, 이방성선택성장방법은 화학기상증착(CVD)을 포함한다.
이 때, 콘택홀은 게이트전극으로부터 절연시키기 위하여 셀프얼라인방식을 사용하여 오픈된다.
또한, 제 1 층간절연막상에 제 2 층간절연막이 증착된다. 여기에서, 콘택플러그는 제 2 층간절연막내에 형성된다.
캐패시터는 캐패시터 하부전극, 캐패시터 상부전극과, 그리고 캐패시터 하부전극과 캐패시터 상부전극사이의 절연막을 포함한다.
제 1 실시예
도 5a 내지 도 5d를 참조하여, 본 발명의 제 1 실시예를 설명한다.
도 5a에 도시된 바와 같이, 먼저, 반도체기판(실리콘기판)(1)상에 소자격리산화막(2)과 선택MOS트랜지스터가 형성된다. 이 경우에, 각 MOS트랜지스터는 반도체기판(1)에 형성된 불순물확산영역(소오스 및 드레인영역)(3)과, 반도체기판(1)상의 소오스영역과 드레인영역사이에 게이트절연막을 개재하여 형성된 게이트전극(워드라인)(4)을 포함한다.
이 경우에, 게이트절연막과 게이트전극(4)은 실리콘산화막 또는 실리콘질화막등의 절연막(5)으로 덮여진다.
다음에, 실리콘기판(1)의 전면에 붕소 및 인을 함유하는 실리콘산화막(예컨대, BPSG막)등의 층간절연막(6)이 증착된다. 이에 의해, 도 5a에 도시된 바와 같이, 게이트전극(4)의 단차를 평탄화한다.
다음에, 메모리셀부내의 선택MOS트랜지스터의 불순물확산영역(3)에 도달하는 콘택홀(7)을 오픈한다. 이 경우에, 콘택홀(7)은 셀프얼라인공정을 사용하여 오픈되어 게이트전극(4)에 대한 전기적 절연을 유지한다.
다음에, 각 콘택홀(7)은 인등의 불순물을 함유하는 폴리실리콘으로 매립된다. 여기에서, 폴리실리콘은 도 2에 도시된 선택성장을 사용하여 증착되지 않는다는 것을 알 수 있다. 제 1 실시예에서는 폴리실리콘이 기판(1)의 전면에 증착된다.
이 방법에 따르면, 선택성장방법과 비교하여 콘택홀(7)의 저부상에 반도체기판(1)의 완전청정표면이 노출될 필요가 없다.
다음에, 폴리실리콘의 에치백공정이 수행된다. 이에 의해, 도 5b에 도시된 바와 같이, 메모리셀부의 연결패드의 일부로서 폴리실리콘으로 구성된 콘택플러그(8-1)가 형성된다.
다음에, 도 5c에 도시된 바와 같이, 메모리셀부내의 콘택플러그(8-1)상에 연결패드의 패드상부(패드부)(8-2)가 형성된다. 이 경우에, 패드부(8-2)는 선택성장방법(예컨대, 화학기상증착(CVD))을 사용하여 형성된다.
이 선택성장방법에서, 폴리실리콘은 폴리실리콘상에서만 성장되고, 실리콘산화막(BPSG막)등의 층간절연막(6)상에서는 폴리실리콘이 성장되지 않는다. 여기에서, 연결패드는 콘택플러그(8-1)와 패드상부(패드부)(8-2)로 구성되는 것을 알 수 있다.
이 경우에, 실리콘은 등방성성장을 사용하여 성장된다. 이 등방성성장은 다음의 조건에서 수행된다. 즉, 실란, 디실란, 디클로실란등의 가스와 염소나 브롬등의 가스를 1∼50mtorr감압하로 혼합하고, 600∼900℃의 온도에서 열처리를 수행한다.
이로써, 도 5c에 도시된 바와 같이, 패드부(8-2)의 직경은 콘택플러그(8-1)의 직경보다 크게 된다. 이 경우에, 성장 막두께를 적절하게 선택함으로써 패드부(8-2)사이의 간격을 미세가공한계이하에까지 제한하는 것도 가능하다.
다음에, 도 5d에 도시된 바와 같이, 메모리셀부에 층간절연막(6')이 증착된다. 이어서, 연결패드의 패드부(8-2)에 도달하는 콘택홀을 도 2c와 같이 오픈한다.
다음에, 비트콘택(9-1), 비트콘택(9-1)에 연결되는 비트라인(10), 그리고 캐패시터콘택(11)이 순차적으로 형성된다. 또한, 캐패시터콘택(11)에 연결되는 캐패시터가 형성되어 DRAM을 완성한다.
이 경우에, 캐패시터는 캐패시터콘택(11)과 연결되는 캐패시터 하부전극(12)과, 캐패시터 상부전극(13)과, 그리고 캐패시터 하부전극(12)과 캐패시터 상부전극(13)사이에 형성된 절연막을 포함한다.
한편, 도 5d에 도시된 바와 같이, 주변회로부에서는 불순물확산영역(3)과 게이트전극(4)이 콘택패드없이 비트라인과 연결된다.
제 2 실시예
도 6a 내지 도 6d를 참조하여, 본 발명의 제 2 실시예를 설명한다.
제 2 실시예에서는, 제 1 실시예와는 다르게 메모리셀부에 추가하여 주변회로부에도 연결패드가 형성된다.
도 6a에 도시된 바와 같이, 메모리셀부와 주변회로부의 반도체기판(1)상에 소자격리산화막(2)이 형성되고, 메모리셀부와 주변회로부에 게이트전극(4)이 형성된다.
이 경우에, 메모리셀부와 주변회로부에서 게이트전극(4)이 절연막(5)으로 덮여진다. 그러나, 주변회로부에서는 게이트전극(4)이 절연막(5)으로 덮여지지 않아도 좋다.
다음에, 실리콘기판(1)의 전면에 붕소 및 인을 함유하는 실리콘산화막(예컨대, BPSG막)등의 층간절연막(6)이 증착된다. 이에 의해, 도 6a에 도시된 바와 같이, 게이트전극(4)의 단차를 평탄화한다.
다음에, 도 6b에 도시된 바와 같이, 메모리셀부내의 선택MOS트랜지스터의 불순물확산영역(3)에 도달하는 콘택홀(7)을 오픈한다. 또한, 주변회로부에 불순물확산영역(3)과 게이트전극(4)에 도달하는 콘택홀(7-2,7-3)을 오픈한다. 이 경우에,불순물확산영역(3)에 도달하는 콘택홀(7-2)만이 주변회로부에서 오픈되어도 좋다.
이어서, 각 콘택홀(7,7-2,7-3)이 인등의 불순물을 함유하는 폴리실리콘으로 매립되어 콘택홀(7,7-2,7-3)내에 콘택플러그(8-1)를 형성한다.
이 경우에, 폴리실리콘으로 구성된 콘택플러그(8-1)는 반도체기판(1)의 전면에 폴리실리콘을 증착하고 제 1 실시예와 같이 에치백함으로써 형성된다.
결과적으로, 선택성장방법과 비교하여 각 콘택홀(7,7-2,7-3)의 저부상에 반도체기판(1)의 완전청정표면이 노출될 필요가 없다.
또한, 주변회로부의 게이트전극(4)상에 텅스텐실리사이드와 티타늄실리사이드등의 금속이 노출되어도 좋다.
이어서, 도 6c에 도시된 바와 같이, 메모리셀과 주변회로부의 콘택플러그(8-1)상에 연결패드의 패드상부(패드부)(8-2)가 형성된다.
이 경우에, 패드부(8-2)는 제 1 실시예에서와 같이 선택성장방법(예컨대, CVD)을 사용하여 형성된다. 이 선택성장방법에서, 폴리실리콘은 폴리실리콘상에만 성장되고, 층간절연막(6)상에는 폴리실리콘이 성장되지 않는다. 연결패드는 콘택플러그(8-1)와 패드상부(패드부)(8-2)로 구성된다.
이 경우에, 도 6c에 도시된 바와 같이, 패드부(8-2)의 직경은 콘택플러그(8-1)의 직경보다 크게 된다.
이 경우에, 주변회로부에서 게이트전극(4)상의 콘택홀(7-3)이 사전에 폴리실리콘으로 매립되어 실리사이드가 노출되지 않는 상태로 된다. 그 결과, 패드부(8-2)의 선택성이 악화되거나 소실되지 않는다.
다음에, 도 6d에 도시된 바와 같이, 메모리셀부와 주변회로부에 층간절연막(6')이 증착된다. 이어서, 연결패드의 패드부(8-2)에 도달하는 콘택홀을 도 5c와 같이 오픈한다.
다음에, 비트콘택(9-1,9-2,9-3), 비트라인(11), 그리고 캐패시터콘택(11)이 순차적으로 형성된다. 또한, 캐패시터콘택(11)에 연결되는 캐패시터가 형성되어 DRAM을 완성한다.
이 경우에, 캐패시터는 캐패시터콘택(11)과 연결되는 캐패시터 하부전극(12)과, 캐패시터 상부전극(13)과, 그리고 캐패시터 하부전극(12)과 캐패시터 상부전극(13)사이에 형성된 절연막을 포함한다.
상술한 바와 같이, 제 2 실시예에서는 메모리셀부에 추가하여 주변회로부에도 연결패드를 형성한다. 그 결과, 제 1 실시예와 비교하여 주변회로부에서도 게이트전극(4)과 콘택(9-3)사이의 얼라인마진이 작아진다. 또한, 칩도 전체적으로 축소될 수 있다.
제 3 실시예
도 7a 내지 도 7d를 참조하여, 본 발명의 제 3 실시예를 설명한다.
제 3 실시예에서는, 제 1 및 제 2 실시예와는 다르게 캐패시터콘택(11)의 아래에만 연결패드가 형성된다.
도 7a에 도시된 바와 같이, 반도체기판(1)상에 소자격리산화막(2), 게이트전극(4), 그리고 층간절연막(6)이 형성된다.
또한, 제 2 실시예에서와 같이, 메모리셀부에는 폴리실리콘으로 구성된 콘택플러그(8-1-1,8-1-2)가 형성되고 주변회로부에는 폴리실리콘으로 구성된 콘택플러그(8-1-3,8-1-4)가 형성된다.
다음에, 도 7b에 도시된 바와 같이, 도전체가 증착되고, 그위에 절연막이 증착된다. 이 경우에, 도전체는 비트라인(10)을 형성하고 텅스텐실리사이드 또는 다른 적당한 물질로 형성된다. 또한, 절연막은 캡절연막(14)을 형성하고, 실리콘산화막 또는 실리콘질화막으로 형성된다.
다음에, 포토레지스트를 마스크로 사용하여 절연막과 도전체를 순차적으로 에칭한다. 이에 의해, 기판(1)상에 캡절연막(14)을 갖는 비트라인(10)이 형성된다.
이어서, 스텝커버리지가 우수한 CVD(화학기상증착)를 사용하여 전면에 실리콘산화막 또는 실리콘질화막등의 절연막을 증착한다.
다음에, 이방성에칭을 사용하여 절연막을 에치백함으로써 비트라인(10)의 측벽절연막(15)을 형성한다. 여기에서, 도 7a 내지 도 7d를 용이하게 이해하기 위하여 비트라인(10)을 게이트전극(4)과 평행하게 도시하였다.
측벽절연막(15)을 형성한 다음, 셀프얼라인방식으로 폴리실리콘으로 구성된 캐패시터콘택(11)아래의 비트라인(10)사이의 콘택플러그(8-1-2)만을 노출시킨다. 한편, 폴리실리콘으로 구성된 콘택플러그(8-1-1)는 그대로 비트콘택이 된다.
다음에, 도 7c에 도시된 바와 같이, 폴리실리콘상에만 폴리실리콘을 성장시키는 방법을 이용하여 폴리실리콘으로 구성된 콘택플러그(8-1-2)상에 폴리실리콘으로 구성된 패드상부(패드부)(8-2-1)를 형성한다.
이 경우에, 패드부(8-2-1)은 등방성성장방법을 사용하여 형성된다. 이에 의해, 도 7c에 도시된 바와 같이, 패드부(8-2-1)의 직경은 콘택플러그(8-1-2)의 직경보다 크다.
다음에, 층간절연막(6')이 증착되고, 캐패시터콘택(11), 캐패시터 하부전극(12), 절연막, 그리고 캐패시터 상부전극(13)이 형성되어 DRAM을 완성한다.
이 경우에, 제 3 실시예에서는 폴리실리콘으로 구성된 콘택플러그(8-1-1)가 형성되는 경우에 비트콘택이 형성된다. 그 결과, 제 1 및 제 2 실시예와 비교하여 콘택을 오픈하는 횟수가 1회 감소된다.
제 1 내지 제 3 실시예에서 비트라인상에 캐패시터가 형성된 COB구조를 갖는 DRAM에 대하여 설명하였지만, 본 발명은 상술한 형태의 DRAM에 제한되지 않고, 다른 형태의 DRAM에도 적용될 수 있다.
상술한 바와 같이, 선택성장방법은 패드부형성동안에만 수행된다. 결과적으로, 선택성장시간이 짧아지게 된다.
즉, 성장선택도가 악화되거나 소실되기 어렵기 때문에 인접하는 패드부는 서로 접촉되지 않는다. 그 결과, 연결패드들간의 전기적 쇼트에 의한 결함이 감소될 수 있다.
또한, 폴리실리콘으로 형성된 콘택플러그가 미리 형성되고, 이 콘택플러그상에 패드부가 선택적으로 성장된다. 결과적으로, 패드부를 형성하는 기초의 재료에 의존하지 않고, 불순물확산영역과 게이트전극을 위한 패드부가 동시에 형성될 수 있다.
Claims (26)
- 반도체기판을 갖는 반도체장치 제조방법에 있어서:반도체기판상에 소오스 및 드레인영역으로서 제공되는 불순물확산영역들과 게이트전극을 포함하는 MOS트랜지스터들을 형성하는 단계와;상기 MOS트랜지스터위에 제 1 층간절연막을 증착하는 단계와;상기 제 1 층간절연막내에 상기 불순물확산영역들에 도달하는 콘택홀들을 오픈하는 단계와;상기 반도체기판의 전면에 도전체를 증착하는 단계와;상기 증착된 도전체를 에치백하여 상기 콘택홀들내에만 콘택플러그들을 형성하는 단계와;선택성장방법을 이용하여 상기 콘택플러그들상에만 패드부들을 형성하는 단계와; 그리고상기 반도체기판상에 캐패시터콘택들을 통하여 상기 패드부들과 연결되도록 캐패시터를 형성하는 단계를 구비하는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 각 콘택플러그들은 제 1 직경을 갖고 각 상기 패드부는 제 2 직경을 가지며, 상기 제 2 직경은 상기 제 1 직경을 초과하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 패드부들은, 상기 패드부들을 확장시키기 위하여, 등방성선택성장을 사용하여 상기 콘택플러그들상에만 형성되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 3 항에 있어서, 상기 등방성선택성장방법은 화학기상증착을 구비하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 게이트전극들의 단차를 평탄화기 위하여 상기 제 1 층간절연막이 증착되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 제 1 층간절연막은 실리콘산화막으로 형성되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 반도체장치는 메모리셀부를 포함하고, 상기 메모리셀부내에 상기 MOS트랜지스터들이 형성되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 콘택홀들을 상기 게이트전극들로부터 절연되도록 셀프얼라인방식을 사용하여 오픈되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 도전체는 폴리실리콘을 구비하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 제 1 층간절연막상에 제 2 층간절연막이 증착되고, 상기 제 2 층간절연막내에 상기 콘택플러그들이 형성되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 반도체기판위에 비트라인이 형성되고, 상기 비트라인은 비트콘택을 통해서 상기 패드부와 연결되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 11 항에 있어서, 상기 비트콘택은 상기 제 2 층간절연막내에 형성되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 캐패시터는 캐패시터 하부전극, 캐패시터 상부전극과, 그리고 캐패시터 하부전극과 캐패시터 상부전극사이의 절연막을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 11 항에 있어서, 상기 게이트전극은 워드라인으로서 제공되고, 상기 비트라인과 상기 워드라인은 서로 교차하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 반도체장치는 DRAM을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 15 항에 있어서, 상기 캐패시터는 상기 비트라인위에 형성되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 패드부들은 상기 캐패시터콘택들의 아래에만 형성되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 17 항에 있어서, 상기 비트라인은 상기 콘택플러그에 직접적으로 연결되는 것을 특징으로 하는 반도체장치 제조방법.
- 주변회로부에서 반도체기판을 갖는 반도체장치 제조방법에 있어서:반도체기판상에 불순물확산영역과 게이트전극을 포함하는 하나이상의 MOS트랜지스터를 형성하는 단계와;상기 MOS트랜지스터위에 제 1 층간절연막을 증착하는 단계와;상기 제 1 층간절연막내에 상기 불순물확산영역과 게이트전극에 도달하도록 콘택홀들을 오픈하는 단계와;상기 반도체기판의 전면에 도전체를 증착하는 단계와;상기 증착된 도전체를 에치백하여 상기 콘택홀들내에만 콘택플러그들을 형성하는 단계와;선택성장방법을 이용하여 상기 콘택플러그들상에만 패드부들을 형성하는 단계와; 그리고상기 반도체기판위에 비트콘택들을 통하여 상기 패드부들과 연결되도록 비트라인를 형성하는 단계를 구비하는 반도체장치 제조방법.
- 제 19 항에 있어서, 상기 각 콘택플러그들은 제 1 직경을 갖고 각 상기 패드부는 제 2 직경을 가지며, 상기 제 2 직경은 상기 제 1 직경을 초과하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 19 항에 있어서, 상기 패드부들은, 상기 패드부들을 확장시키기 위하여, 등방성선택성장을 사용하여 상기 콘택플러그들상에만 형성되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 21 항에 있어서, 상기 등방성선택성장방법은 화학기상증착을 구비하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 19 항에 있어서, 상기 제 1 층간절연막상에 제 2 층간절연막이 증착되고, 상기 제 2 층간절연막내에 상기 콘택플러그들이 형성되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 23 항에 있어서, 상기 제 2 층간절연막내에 상기 비트콘택이 형성되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 19 항에 있어서, 상기 반도체장치는 DRAM을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 19 항에 있어서, 상기 게이트전극은 그의 표면상에 실리사이드막을 가지며, 상기 실리사이드막상에 상기 콘택플러그가 형성되는 것을 특징으로 하는 반도체장치 제조방법.
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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