JP3348342B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくは、半導体装置の深い位置にある拡
散層、配線層等の導電層パターンを取り出すためのコン
タクト部の製造方法に関する。

【０００２】

【従来の技術】いわゆるＣＯＢ（Capacitor Over Bitli
ne）型ダイナミックランダムアクセスメモリ（以下ＤＲ
ＡＭという）セルの製造方法を図９によって説明する。

【０００３】図９の（１）に示すように、ＤＲＡＭセル
のトランジスタ１１１の拡散層１１２が形成された半導
体基体１０１上に下層の層間絶縁膜１２１を形成する。
そしてこの下層の層間絶縁膜１２１上にドープトポリシ
リコン膜１３１を数百ｎｍの厚さに堆積した後、接続孔
のマスクパターンを用いたリソグラフィー技術とエッチ
ングとによって、上記拡散層１１２の上方における上記
ドープトポリシリコン膜１３１に開口部１３２を形成す
る。次いで通常のサイドウォール形成技術によって開口
部１３２の側壁にポリシリコンサイドウォール１３３を
形成する。続いて上記ドープトポリシリコン膜１３１お
よびポリシリコンサイドウォール１３３をマスクに用い
た異方性エッチングによって下層の層間絶縁膜１２１に
第１接続孔１２２を形成する。

【０００４】その後上記ドープトポリシリコン膜１３１
とポリシリコンサイドウォール１３３とを除去してから
図９の（２）に示すように、上記第１接続孔１２２にポ
リシリコンを埋め込むことにより上記拡散層１１２との
コンタクトとなるプラグ１２３を形成する。さらに下層
の層間絶縁膜１２１上に導電層を形成した後、リソグラ
フィー技術とエッチングとによって上記導電層をパター
ニングして上記第１のプラグ１２３に接続しかつ第１接
続孔１２２の径よりも大きいパッド１２４を形成する。

【０００５】続いて図９の（３）に示すように、下層の
層間絶縁膜１２１上に上記パッド１２４を覆う上層の層
間絶縁膜１２５を形成する。そして上記第１接続孔１２
２を形成したのと同様の方法によって、上記パッド１２
４上の上層の層間絶縁膜１２５に第２接続孔１２６を形
成する。その後、この第２接続孔１２６内を埋め込むと
ともに上層の層間絶縁膜１２５上に導電部１２７を形成
する。その後、リソグラフィー技術とエッチングとによ
って上記導電部１２７をパターニングする。そして、第
２接続孔１２６の内部の導電部１２７で記憶ノードコン
タクト１２８を形成し、上層の層間絶縁膜１２５上の導
電部で記憶ノード１２９の一部分を形成する。なお、図
示はしないが、上記パッド１２４の厚みによる段差を解
消するために、パッド１２４を形成した後、絶縁膜を成
膜する工程およびその絶縁膜を平坦化する工程を行って
から、上記上層の層間絶縁膜１２５を形成してもよい。

【０００６】

【発明が解決しようとする課題】しかしながら、下層の
層間絶縁膜と上層の層間絶縁膜との間にコンタクトを接
続するためのパッドを設けた構成では、パッドを形成す
るために、成膜工程、リソグラフィー工程、エッチング
工程等を行う必要がある。またパッド部分を平坦化する
場合には、さらに絶縁膜の成膜工程、その絶縁膜の平坦
化工程等を行う必要がある。そのため、工程数が大幅に
増大し、プロセス負荷が大きくなるので、製造コストの
増大を来していた。

【０００７】他方、上記説明した従来の技術のプロセス
においてパッドを形成しない場合には、層間絶縁膜中に
形成される記憶ノードコンタクトとなるいわゆるシュリ
ンクされた第２接続孔は、コンタクトとなる第１接続孔
と連通することが要求される。そして、設計ルールが
０．２５μｍ世代のＤＲＡＭでは、層間絶縁膜に接続孔
を形成するためにこの層間絶縁膜上に形成したドープト
ポリシリコン膜に開口する孔のマスクパターンは０．３
μｍφとなる。しかしながら、第２接続孔および第１接
続孔を下層配線の間に下層配線とショートしないように
形成するためには、およそ０．１μｍφ程度の径の孔を
設計することが要求される。また、同世代の露光装置の
アライメント誤差はおよそ０．１μｍ程度あるので、第
１接続孔と第２接続孔とを０．１μｍ程度の径に形成し
た場合には、第１接続孔に対して第２接続孔が接続され
ないことも生じる。そのため、コンタクトの信頼性の低
下を来していた。

【０００８】また、第２接続孔および第１接続孔を別々
に開口するのではなく、第１接続孔を形成しないで、第
２接続孔を開口する際に拡散層まで達するように形成す
る方法も提案されている。しかしながら、この方法では
アスペクト比が１０程度になり、エッチング時に発生す
るマイクロローディング効果の影響で、ウエハ面内均一
に拡散層に達する第２接続孔を開口することは困難であ
る。そのため、この方法でもコンタクトの信頼性の低下
を来していた。

【０００９】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法であり、工
程数を大幅に増加することなくいわゆるパッドを有する
プラグを形成する。

【００１０】半導体装置の製造方法は、基体に形成され
ている導電層パターンを被覆する状態に上記基体上に第
１層間絶縁膜を形成する工程と、前記第１層間絶縁膜上
に第１の膜を形成した後、該第１の膜上にサイドウォー
ルを形成する際のエッチングマスクとなる第２の膜を形
成し、導電層パターンの上方における第２の膜と第１の
膜とを貫通するとともに第１層間絶縁膜の上層に第１接
続孔を形成する工程と、第１接続孔の側壁にサイドウォ
ールを形成する工程と、第１接続孔の底部より導電層パ
ターンに達する状態に第１の膜および前記サイドウォー
ルをマスクに用いたエッチングによって、第１層間絶縁
膜に第１接続孔よりも径が小さい第２接続孔をサイドウ
ォールをマスクに利用して自己整合的に形成する工程
と、第１接続孔および第２接続孔の各内部を埋め込む状
態にプラグ形成膜を形成した後、前記第１層間絶縁膜の
表面の高さよりも高い位置にある前記第１の膜、前記サ
イドウォールおよび前記プラグ形成膜を除去して、前記
第１接続孔および前記第２接続孔に埋め込まれた部分の
前記サイドウォールと前記プラグ形成膜とで導電性のプ
ラグを形成工程と、第１層間絶縁膜上に第２層間絶縁膜
を形成する工程と、第２層間絶縁膜に第３接続孔を前記
プラグに達する状態に形成する工程と、第３接続孔内に
前記プラグに接続する導電膜を形成する工程とを備えた
ことを特徴とする。

【００１１】上記半導体装置の製造方法では、導電層パ
ターンの上方における第１層間絶縁膜の上層に第１接続
孔を形成した後、この第１接続孔の側壁にサイドウォー
ルを形成し、さらに第１接続孔の底部より導電層パター
ンに通じかつ第１接続孔よりも径が小さい状態に第１層
間絶縁膜にサイドウォールをマスクに利用して自己整合
的に第２接続孔を形成することから、マスク工程は１回
のみで第１接続孔の径よりも小さい第２接続孔が形成さ
れる。そして第１接続孔および第２接続孔に導電性のプ
ラグを埋め込む状態に形成することから、プラグの上部
は第２接続孔の径よりも大きな径になる。したがって、
所謂パッドの機能を果たす部分は、上記プラグの径の大
きい部分、すなわち第２接続孔に形成された部分に形成
される。

【００１２】また、上記導電性のプラグが第１，第２接
続孔を埋め込む状態に形成されていることから、このプ
ラグの上面が上記第１層間絶縁膜の表面高さとほぼ同一
高さに形成されているならば、プラグが形成された第１
層間絶縁膜の表面はほぼ平坦化される。

【００１３】

【発明の実施の形態】本発明の実施形態の一例を、図１
の概略構成断面図によって説明する。

【００１４】図１に示すように、半導体基板からなる基
体１１には素子分離膜１２によって他の素子（図示省
略）と電気的に分離されたＭＩＳ型トランジスタ１３が
形成されている。このＭＩＳ型トランジスタ１３のソー
ス・ドレインを構成する拡散層からなる導電層パターン
１４ａ，１４ｂが上記基体１１の表面層の一部に形成さ
れている。さらに詳しく説明すれば、基体１１上にゲー
ト絶縁膜２５を介してゲート電極２６が形成され、この
ゲート電極２６の一方側（図面左側）における上記基体
１１に上記導電層パターン１４ａが形成されていて、ゲ
ート電極２６の他方側（図面右側）における上記基体１
１に上記導電層パターン１４ｂが形成されている。

【００１５】上記基体１１上には上記トランジスタ１３
を被覆する状態に層間絶縁膜（第１層間絶縁膜）１５が
形成されている。上記導電層パターン１４ａの上方にお
ける第１層間絶縁膜１５の上層には第１接続孔１６が形
成されている。さらに上記第１層間絶縁膜１５にはこの
第１接続孔１６の底部ほぼ中央より導電層パターン１４
ａに通じる状態に上記第１接続孔１６よりも径が小さい
第２接続孔１７が形成されている。上記第１接続孔１６
および第２接続孔１７の内部には導電性を有するプラグ
１８が埋め込まれた状態に形成されている。したがっ
て、上記プラグ１８の上部、すなわち第１接続孔１６内
に形成されるプラグ部分は第２接続孔１７内に形成され
るプラグ部分よりも大きな径になる。このプラグ１８の
大きな径で形成された部分がいわゆるパッド１８Ａにな
る。そしてこのプラグ１８の上面は第１層間絶縁膜１５
の表面とほぼ同一高さに形成されていることが好まし
い。

【００１６】上記第１層間絶縁膜１５上には上記プラグ
１８を覆う状態に第２層間絶縁膜１９が形成されてい
る。この第２層間絶縁膜１９には、上記プラグ１８の上
面側に達する第３接続孔２０が形成されている。この第
３接続孔２０は、例えば上記第２接続孔１７とほぼ同等
の径を有する。そして上記第３接続孔２０の内部には上
記プラグ１８に接続する導電部２１が形成されている。
すなわち、上記第１，第２接続孔１６，１７に埋め込ま
れたプラグ１８と第３接続孔２０に埋め込まれた導電部
２１とによって導電層パターン１４ａの取り出し部とな
る電極２２が形成されている。

【００１７】上記半導体装置では、第２接続孔１７より
も上部に形成される第１接続孔１６の径の方が大きく形
成され、かつ第１，第２接続孔１６，１７にはそれらを
埋め込む状態に導電性のプラグ１８が形成されているこ
とから、このプラグ１８の上部は第２接続孔１７に埋め
込まれたプラグ１８の部分よりも大きな径になる。した
がって、上記多層配線構造で、第１層間絶縁膜１５上に
第２層間絶縁膜１９が形成され、上記第２接続孔１７と
同等の径を有する第３接続孔２０が上記第２層間絶縁膜
１９に形成されている構成では、この第３接続孔２０の
形成位置がリソグラフィー工程におけるマスク合わせず
れによって第２接続孔１７の径程度にずれた位置に形成
されたものであっても、第３接続孔２０の内部に形成し
た導電部２１は上記プラグ１８のパッド１８Ａに接続さ
れる。そのため、導電部２１はプラグ１８を介して導電
層パターン１４ａに接続されることになる。

【００１８】さらに上記導電性のプラグ１８が第１，第
２接続孔１６，１７を埋め込む状態に形成されていて、
このプラグ１８の上面が上記第１層間絶縁膜１５の表面
とほぼ同一高さに形成されている構成では、第１層間絶
縁膜１５の表面に膜を形成した場合にその膜のカバリッ
ジ性が良好になるとともに、その後のリソグラフィー工
程では段差部が形成されていないので、パターニング精
度が高まる。

【００１９】また上記図１によって示した構成において
は、上記導電層パターン１２をＤＲＡＭの記憶ノード拡
散層とし、上記プラグ１８を記憶ノードコンタクト部と
して形成し、導電部２１を記憶ノードとして形成するこ
とが可能である。この構成でも上記説明したのと同様
に、記憶ノードコンタクト部に対して記憶ノードの合わ
せ余裕が得られる。

【００２０】次に上記半導体装置の製造方法を図２乃至
図４の製造工程図によって説明する。図２乃至図４で
は、上記図１で説明したのと同様の構成部品には同一符
号を付す。

【００２１】図２の（１）に示すように、半導体基板か
らなる基体１１には素子分離膜１２によって他の素子
（図示省略）と電気的に分離されたＭＩＳ型トランジス
タ１３が形成されている。このＭＩＳ型トランジスタ１
３のソース・ドレインを構成する拡散層からなる導電層
パターン１４ａ，１４ｂが上記基体１１の表面層の一部
に形成されている。さらに詳しく説明すれば、基体１１
上にゲート絶縁膜２５を介してＭＩＳ型トランジスタ１
３のゲート電極２６が形成され、このゲート電極２６の
一方側（図面左側）における上記基体１１に上記導電層
パターン１４ａが形成されていて、ゲート電極２６の他
方側（図面右側）における上記基体１１に上記導電層パ
ターン１４ｂが形成されている。このような半導体基板
１１上に上記トランジスタ１３を被覆する第１層間絶縁
膜１５を形成する。この第１層間絶縁膜１５は例えば化
学的気相成長（以下ＣＶＤという、ＣＶＤはChemical V
apour Depositionの略）法により酸化シリコン系材料で
形成される。

【００２２】次に図２の（２）に示すように、上記第１
層間絶縁膜１５上に第１の膜３１を形成する。上記第１
の膜３１は例えばＣＶＤ法によりドープトポリシリコン
で形成される。そしてリソグラフィー技術により上記第
１の膜３１上に上記導電層パターン１４ａの上方に窓を
設けたレジストパターン（図示省略）を形成した後、こ
のレジストパターンをマスクに用いたエッチングによっ
て、上記第１の膜３１と上記第１層間絶縁膜１５の上層
とに連通する第１接続孔１６を形成する。

【００２３】次いで図２の（３）に示すように、上記第
１接続孔１６の内壁および上記第１の膜３１上にサイド
ウォール形成膜３２を成膜する。このサイドウォール形
成膜３２は、例えばドープトポリシリコンで形成され
る。続いて上記サイドウォール形成膜３２の２点鎖線で
示す部分をエッチバックして、上記第１接続孔１６の側
壁に上記サイドウォール形成膜３２でサイドウォール３
３を形成する。その後、上記第１の膜３１およびサイド
ウォール３３をマスクに用いたエッチングによって上記
第１接続孔１６の底部より上記導電層パターン１４ａに
達しかつ第１接続孔１６よりも径が小さい第２接続孔１
７を第１層間絶縁膜１５に形成する。

【００２４】その後図３の（１）に示すように、上記第
１接続孔１６および第２接続孔１７の各内部を埋め込む
状態にプラグ形成膜３４を例えばＣＶＤ法によりドープ
トポリシリコンで形成する。

【００２５】その後、エッチバックまたは化学的機械研
磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical
Polishingの略）によって上記第１層間絶縁膜１５の表
面の高さよりも高い位置にある第１の膜３１、サイドウ
ォール３３およびプラグ形成膜３４を除去する。その結
果図３の（２）に示すように、第１接続孔１６と第２接
続孔１７とに埋め込まれた部分のサイドウォール３３と
プラグ形成膜３４とで導電性のプラグ１８を形成する。
そしてサイドウォール３３がプラグ１８のいわゆるパッ
ド１８Ａになる。なお、上記エッチバックまたはＣＭＰ
では、上記第１層間絶縁膜１５の表層も除去されること
もある。その結果、上記プラグ１８の上面は上記第１層
間絶縁膜１５の表面とほぼ同等の高さに形成される。

【００２６】本発明では、上記図２および図３によって
説明した工程において、第１層間絶縁膜１５上に第１の
膜３１を形成した後、この第１の膜３１上に上記サイド
ウォール３３を形成する際にエッチングマスクとなるよ
うな第２の膜（図示省略）を形成する。例えば第２の膜
は酸化シリコン系の膜で形成される。そして導電層パタ
ーン１４ａの上方における第１の膜３１と層間絶縁膜１
５の上層とに第１接続孔１６を形成する際に、上記第２
の膜も貫通する状態に上記第１接続孔１６を形成する。
このように第２の膜を形成することにより、第１の膜３
１を薄く形成することが可能になり、第１の膜３１をエ
ッチバックするのにかかる時間の短縮が図れる。

【００２７】さらに図４の（１）に示すように、上記第
１層間絶縁膜１５上に上層絶縁膜として第２層間絶縁膜
１９を形成する。この第２層間絶縁膜１９は例えばＣＶ
Ｄ法によって酸化シリコン系の膜で形成される。

【００２８】次いで図４の（２）に示すように、上記第
２層間絶縁膜１９上に第３の膜４１を形成する。上記第
３の膜４１は例えばＣＶＤ法によりドープトポリシリコ
ンで形成される。そしてリソグラフィー技術により上記
プラグ１８の上方に窓を設けたレジストパターン（図示
省略）を上記第３の膜４１上に形成した後、このレジス
トパターンをマスクに用いたエッチングによって、上記
第３の膜４１を貫通する状態に開口部４２を形成する。

【００２９】その後図４の（３）に示すように、上記開
口部４２の内壁および上記第３の膜４１上にサイドウォ
ール形成膜４３を形成する。このサイドウォール形成膜
４３は、例えばドープトポリシリコンで形成される。続
いて上記サイドウォール形成膜４３の２点鎖線で示す部
分をエッチバックすることにより上記開口部４２の側壁
にこのサイドウォール形成膜４３でサイドウォール４４
を形成する。その後、上記第３の膜４１およびサイドウ
ォール４４をマスクに用いたエッチングによって上記開
口部４２の底部より上記プラグ１８に通じる第３接続孔
２０を第２層間絶縁膜１９に形成する。そして、エッチ
バックまたはＣＭＰによって上記第２層間絶縁膜１９の
表面よりも上部の第３の膜４１およびサイドウォール４
４を除去する。このとき、上記第２層間絶縁膜１９の表
層も除去される。

【００３０】その後上記レジストパターンを除去する。
そして図４の（４）に示すように、上記第３接続孔２０
の内部を埋め込む状態に、導電膜を例えばＣＶＤ法によ
りドープトポリシリコンで形成する。そして通常のリソ
グラフィー技術とエッチバックとによって上記導電膜を
パターニングして導電部２１を形成する。よって、上記
第１，第２接続孔１６，１７に埋め込まれたプラグ１８
と第３接続孔２０に埋め込まれた導電部２１とによって
導電層パターン１４ａの取り出し部となる電極２２が形
成される。

【００３１】上記製造方法において、プラグ１８を構成
するプラグ形成膜は、ポリシリコンであってもよく、ま
たは金属、金属シリサイド等であってもよい。

【００３２】上記半導体装置の製造方法では、導電層パ
ターン１４ａの上方における第１層間絶縁膜１５の上層
に第１接続孔１６を形成し、さらに第１接続孔１６の底
部より導電層パターン１４ａに通じかつ第１接続孔１６
よりも径が小さい状態に第１層間絶縁膜１５に第２接続
孔１７を形成することから、第２接続孔１７よりも上部
に形成される第１接続孔１６の方が大きな径に形成され
る。そして第１，第２接続孔１６，１７に導電性のプラ
グ１８を埋め込む状態に形成することから、プラグ１８
の上部は第２接続孔１７の径よりも大きな径になり、第
２接続孔１７の径よりも大きく形成された部分がパッド
１８Ａになる。したがって、上記第１層間絶縁膜１５上
に第２層間絶縁膜１９を形成し、上記第２の接続孔１７
と同等の径を有する第３の接続孔２０を上記第２層間絶
縁膜１９に形成した場合には、第３の接続孔２０の形成
位置がマスク合わせずれによって第２の接続孔１７の径
程度にずれたとしても上記プラグ１８のパッド１８Ａに
接続されるように形成される。

【００３３】また、エッチバックまたはＣＭＰによって
上記第１層間絶縁膜１５の表面よりも上部の第１の膜３
１、サイドウォール３３およびプラグ形成膜３４を除去
して、第１，第２接続孔１６，１７内にプラグ１８を形
成することから、このプラグ１８の上面が上記第１層間
絶縁膜１５の表面とほぼ同一高さに形成される。そのた
め、その後の第２層間絶縁膜１９のカバリッジ性が良好
になるとともに、図示はしないが第２層間絶縁膜１９上
にパターンを形成する際に、平坦面でリソグラフィー工
程を行うことができるのでパターニング精度が高まる。

【００３４】このように、パッド１８Ａを形成するため
に、成膜工程、リソグラフィー工程、エッチング工程等
を追加して行う必要がない。また絶縁膜の成膜工程、絶
縁膜の平坦化工程を追加することなくパッド１８Ａを含
むプラグ１８の上面側が平坦化される。そのため、工程
数の大幅な増大がなく、プロセス負荷が小さいので、製
造コストの増大が少ない。

【００３５】さらに上記第１，第２，第３接続孔１６，
１７，２０のアスペクト比が１０程度になるような構成
であっても、個々の第１，第２，第３接続孔１６，１
７，２０はアスペクト比が３〜４程度の孔で形成され
る。そのため、各接続孔を形成する際のエッチングにお
いてマイクロローディング効果の影響をほとんど受けな
くなる。また、各接続孔への埋め込みにおいてはボイド
を発生することがなくなる。

【００３６】次に本発明の製造方法を適用したＤＲＡＭ
セルの製造プロセスの一例を図５〜図８の製造工程図に
よって説明する。具体的には、プラグおよび導電部によ
ってダイナミックランダムアクセスメモリの記憶ノード
コンタクト部を形成する方法を主に示す。そして図５〜
図８では、上記図２〜図４によって説明したのと同様の
構成部品には同一符号を付す。

【００３７】図５の（１）に示すように、半導体基板か
らなる基体１１の上層に素子分離領域１２を形成する。
この素子分離領域１２は、例えば局所酸化法〔例えば、
ＬＯＣＯＳ（Local Oxidation of Silicon）法〕によっ
て形成される。さらにアクティブ領域にゲート絶縁膜２
５を形成する。このゲート絶縁膜２５は、酸化シリコン
からなり、例えば通常の熱酸化法によって形成される。

【００３８】次いで上記基体１１上にドープトポリシリ
コン膜５１およびタングステンシリサイド（ＷＳｉ₂ ）
膜５２を数百ｎｍの厚さに、例えばＣＶＤ法によって形
成する。そしてリソグラフィー技術によってゲート電極
を形成するためのマスクとなるレジストパターン（図示
省略）を上記タングステンシリサイド膜５２上に形成し
た後、そのレジストパターンをマスクに用いてエッチン
グを行うことにより、ドープトポリシリコン膜５１およ
びタングステンシリサイド膜５２をパターニングしてゲ
ート電極２６を形成する。なお、上記ゲート電極２６を
形成するプロセスと同時に素子分離膜１２上にはゲート
電極２６に連続するワード線２７を形成する。その後、
上記レジストパターンを除去する。

【００３９】次いでリソグラフィー技術によってＮチャ
ネル領域に窓が開口されたレジストパターン（図示省
略）を形成した後、そのレジストパターンおよび上記ゲ
ート電極２６と上記素子分離膜１２とをマスクに用いて
上記基体１１の上層にＮ型不純物をイオン注入して、Ｎ
チャネルトランジスタのＬＤＤ（Lightly Doped Drai
n）５３を形成する。上記イオン注入条件として、Ｎ型
不純物に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、
打ち込みエネルギーを数十ｋｅＶ、ドーズ量を１×１０
¹²個／ｃｍ² 〜１×１０¹⁴個／ｃｍ² に設定した。その
後上記レジストパターンを除去する。

【００４０】次いでリソグラフィー技術によってＰチャ
ネル領域に窓が開口されたレジストパターン（図示省
略）を形成した後、そのレジストパターン（図示省略）
および上記ゲート電極２６と上記素子分離膜１２とをマ
スクに用いて基体１１にＮ型不純物をイオン注入して、
ＰチャネルトランジスタのＬＤＤ５４を形成する。上記
イオン注入条件として、Ｐ型不純物に例えば二フッ化ホ
ウ素（ＢＦ₂ ）を用い、打ち込みエネルギーを数十ｋｅ
Ｖ、ドーズ量を１×１０¹²個／ｃｍ² 〜１×１０ ¹⁴個／
ｃｍ² に設定した。その後上記レジストパターンを除去
する。

【００４１】次いで図５の（２）に示すように、ゲート
電極２６を形成した側の上記基体１１上の全面に酸化シ
リコン膜５５を、例えばＣＶＤ法によって数十ｎｍの厚
さに形成する。さらにポリシリコン膜を、例えばＣＶＤ
法によって百数十ｎｍの厚さに形成する。なお、上記酸
化シリコン膜５５は熱酸化法によって形成することも可
能である。そして上記ポリシリコン膜を異方性エッチン
グして、上記ゲート電極２６の側部に上記酸化シリコン
膜５５を介してサイドウォール５６を形成する。このと
きワード線２７の側壁にもサイドウォール５６は形成さ
れる。

【００４２】次いでリソグラフィー技術によってＮチャ
ネル領域に窓が開口されたレジストパターン（図示省
略）を形成した後、そのレジストパターンをマスクに用
いて基体１１にＮ型不純物をイオン注入して、Ｎチャネ
ルトランジスタのソース・ドレイン５７（前記図２によ
って説明した導電層パターン１４ａに相当）を形成す
る。したがって、各ゲート電極２６のゲート長方向にお
ける下部側方にはＬＤＤ５３を介して上記ソース・ドレ
イン５７が形成されることになる。上記イオン注入条件
として、Ｎ型不純物に例えばヒ素（Ａｓ）を用い、打ち
込みエネルギーを数十ｋｅＶ、ドーズ量を１×１０¹⁵個
／ｃｍ² 〜１×１０¹⁶個／ｃｍ² に設定した。その後上
記レジストパターンを除去する。

【００４３】続いてリソグラフィー技術によってＰチャ
ネル領域に窓が開口されたレジストパターン（図示省
略）を形成した後、そのレジストパターンをマスクに用
いて基体１１にＰ型不純物をイオン注入して、Ｐチャネ
ルトランジスタのソース・ドレイン５８を形成する。し
たがって、各ゲート電極２６（２６Ｐ）のゲート長方向
における下部側方にはＬＤＤ５４を介して上記ソース・
ドレイン５８が形成されることになる。上記イオン注入
条件として、Ｐ型不純物に例えば二フッ化ホウ素（ＢＦ
₂ ）を用い、打ち込みエネルギーを数十ｋｅＶ、ドーズ
量を１×１０¹⁵個／ｃｍ² 〜１×１０¹⁶個／ｃｍ² に設
定した。その後上記レジストパターンを除去する。な
お、上記イオン注入は、どちらを先に形成してもよい
が、好ましくはＮチャネルトランジスタのソース・ドレ
イン５７を先に形成する。

【００４４】その後エッチングによって上記サイドウォ
ール５６を除去する。このエッチングでは上記酸化シリ
コン膜５５がエッチングストッパになるのでその下地が
エッチングされることはない。

【００４５】次いで図５の（３）に示すように、上記基
体１１上に、数十ｎｍの厚さの窒化シリコン膜５９およ
び数百ｎｍの厚さのホウ素リンシリケートガラス（ＢＰ
ＳＧ）膜６０を順に形成する。ここでは、例えば上記窒
化シリコン膜５９は低圧ＣＶＤ法によって形成され、上
記ＢＰＳＧ膜６０もＣＶＤ法によって形成される。その
後、リフロー所を行って、上記ＢＰＳＧ膜６０の表面を
平坦化する。続いてＣＶＤ法によって、数百ｎｍの厚さ
の酸化シリコン膜６１を形成する。上記酸化シリコン膜
６１は、例えばテトラエトキシシラン（ＴＥＯＳ）を原
料ガスに用いたＣＶＤ法によって形成される。このよう
にして、上記酸化シリコン膜５５、窒化シリコン膜５
９、ＢＰＳＧ膜６０および酸化シリコン膜６１により第
１層間絶縁膜１５が形成される。さらに、ＣＶＤ法によ
って上記第１層間絶縁膜１５上に第１の膜３１を形成す
る。この第１の膜３１は、例えば数百ｎｍの厚さのポリ
シリコンで形成される。このポリシリコンは、好ましく
は不純物濃度が１×１０¹⁹個／ｃｍ³ 以上のものを用い
る。

【００４６】続いてリソグラフィー技術によって引き出
しコンタクトを形成する領域上に窓が開口されたレジス
トパターン（図示省略）を形成した後、そのレジストパ
ターンをマスクに用いて上記第１の膜３１を異方性エッ
チングし、さらに第１層間絶縁膜１５の上層となる酸化
シリコン膜６１およびＢＰＳＧ膜６０の上層を異方性エ
ッチングして第１接続孔１６を形成する。このエッチン
グでは、ゲート電極２６およびワード線２７が窒化シリ
コン膜５９により被覆されているので、時間制御のエッ
チングを行うことが可能である。たとえエッチング時間
が所定時間よりも長くなっても、上記窒化シリコン膜５
９がエッチングストッパになるため、上記ゲート電極２
６およびワード線２７がエッチングされることはない。
その後、上記レジストパターンを除去する。

【００４７】次いでＣＶＤ法によって、上記第１接続孔
１６の内壁および上記第１の膜３１上にサイドウォール
形成膜をポリシリコン膜で、例えば数十ｎｍ〜百数十ｎ
ｍの厚さに形成する。その後、異方性エッチングによっ
て上記サイドウォール形成膜をエッチバックして、上記
第１接続孔１６の側壁にサイドウォール３３を形成す
る。続いて上記第１の膜３１および上記サイドウォール
３３をマスクに用いた異方性エッチングによって、上記
第１接続孔１６の底部から上記ソース・ドレイン５７に
到達する第２接続孔１７を上記層間絶縁膜１５に形成す
る。

【００４８】その後図６の（１）に示すように、上記第
１，第２接続孔１６，１７の内部を埋め込むとともに上
記第１の膜３１〔図５の（３）参照〕上にプラグ形成膜
を、例えばＣＶＤ法によって数十ｎｍの厚さに形成す
る。このポリシリコンは、好ましくは不純物濃度が１×
１０¹⁹個／ｃｍ³ 以下のものまたはノンドープトポリシ
リコンを用いる。そしてこのプラグ形成膜とともに上記
第１の膜３１と上記サイドウォール３３〔図５の（３）
参照〕の上部とを異方性エッチングして、上記第１，第
２接続孔１６，１７の内部に導電性のプラグ１８を上記
プラグ形成膜とサイドウォール３３の下部とで形成す
る。そしてサイドウォール３３の部分がプラグ１８のパ
ッド１８Ａとなる。

【００４９】なお、上記プラグ１８を形成するための埋
め込みに用いたサイドウォール形成膜、上記第１の膜３
１および上記サイドウォール３３は、ノンドープトポリ
シリコンであっても良く、または上記説明したように、
成膜ガスにホスフィン（ＰＨ ₃ ）を添加してリン（Ｐ）
をドーピングしたドープトポリシリコンであっても良
い。例えば、上記第１の膜３１および上記サイドウォー
ル３３にドープトポリシリコンを用い、上記プラグ１８
を形成するための埋め込みに用いたサイドウォール形成
膜３２にノンドープトポリシリコンを用いれば、エッチ
ング速度がドープトポリシリコンのほうが速いことを利
用して、上記プラグ１８を形成する際のエッチバック時
にプラグ１８の上面の生じる窪みが小さくなる。またそ
の後の熱工程によって、サイドウォール３３からの不純
物拡散によりプラグ１８に不純物が拡散され、このプラ
グ１８は導電性を得ることができる。

【００５０】その後、上記プラグ１８を覆う状態に上記
第１層間絶縁膜１５上に酸化シリコン膜６２を形成す
る。この酸化シリコン膜６２は、例えばテトラエトキシ
シラン（ＴＥＯＳ）を原料ガスに用いたＣＶＤ法によっ
て形成される。なお、上記酸化シリコン膜６２の代わり
に、窒化シリコン膜、または窒化シリコン膜と酸化シリ
コン膜とからなる積層膜を形成してもよい。

【００５１】そしてリソグラフィー技術によってビット
コンタクトを形成するためのマスクとなるレジストパタ
ーン（図示省略）を上記酸化シリコン膜６２上に形成し
た後、そのレジストパターンをマスクに用いたエッチン
グにより、酸化シリコン膜６２にビットコンタクト６３
を形成する。その後、上記レジストパターンを除去す
る。

【００５２】上記ビットコンタクト６３の内部とともに
上記酸化シリコン膜６２上にポリシリコン膜６５とタン
グステンシリサイド膜６６を順に積層する。

【００５３】そしてリソグラフィー技術によってビット
線を形成するためのマスクとなるレジストパターン（図
示省略）を上記タングステンシリサイド膜６６上に形成
した後、そのレジストパターンをマスクに用いたエッチ
ングにより、上記タングステンシリサイド膜６６および
ポリシリコン膜６５からなるビット線６７を形成する。
その後、上記レジストパターンを除去する。

【００５４】次いで図６の（２）に示すように、上記ビ
ット線６７を覆う状態に上記酸化シリコン膜６２上に窒
化シリコン膜６８を、例えば低圧ＣＶＤ法によって、数
十ｎｍの厚さに形成する。さらにＢＰＳＧ膜６９を例え
ばＣＶＤ法によって数百ｎｍの厚さに形成する。このＢ
ＰＳＧ膜６９の代わりに、酸化シリコン膜、または酸化
シリコン膜とＢＰＳＧ膜との積層膜を用いることも可能
である。その後、ＢＰＳＧ膜６９をリフローすること
で、またはＢＰＳＧ膜６９の表面側を化学的機械研磨す
ることで、平坦化する。その後、上記ＢＰＳＧ膜６９上
に酸化シリコン膜７０を、例えばＣＶＤ法で形成した
後、さらに窒化シリコン膜７１を例えばＣＶＤ法によっ
て数十ｎｍの厚さに形成する。したがって、第２層間絶
縁膜１９は、上記酸化シリコン膜６２、窒化シリコン膜
６８、ＢＰＳＧ膜６９、酸化シリコン膜７０および窒化
シリコン膜７１によって構成される。続いて上記第２層
間絶縁膜１９上に第３の膜４１になるポリシリコン膜を
ＣＶＤ法によって数百ｎｍの厚さに形成する。

【００５５】そしてリソグラフィー技術によって記憶ノ
ードコンタクトを形成する領域上に窓を開口したレジス
トパターン（図示省略）を上記第３の膜４１上に形成し
た後、そのレジストパターンをマスクに用いた異方性エ
ッチングにより、上記第３の膜４１に開口部４２を形成
する。その後、上記レジストパターンを除去する。

【００５６】その後、ＣＶＤ法によって、上記開口部４
２の内壁および上記第３の膜４１上にサイドウォール形
成膜を例えば数十ｎｍの厚さのポリシリコン膜で形成す
る。その後、上記サイドウォール形成膜をエッチバック
して、上記開口部４２の側壁にサイドウォール４４を形
成する。

【００５７】次いで上記第３の膜４１および上記サイド
ウォール４４をマスクに用いた異方性エッチングによっ
て、上記第２層間絶縁膜１９に記憶ノードコンタクトと
なる第３接続孔２０を形成する。その後、上記第３接続
孔２０の内部を埋め込むとともに上記第２層間絶縁膜１
９上にポリシリコン膜７２を、例えばＣＶＤ法によって
形成する。

【００５８】次いで上記第３の膜４１、サイドウォール
４４およびポリシリコン膜７２をエッチバックして除去
する。その後図７に示すように、再び上記第３接続孔２
０の内部を埋め込むとともに上記第２層間絶縁膜１９上
にドープトポリシリコンからなる導電膜７３を、例えば
ＣＶＤ法によって数十ｎｍの厚さに形成する。さらに酸
化シリコン膜７４を例えばＣＶＤ法によって数百ｎｍの
厚さに形成する。そしてリソグラフィー技術によって記
憶ノードを形成する領域上の上記酸化シリコン膜７４上
にレジストパターン（図示省略）を形成した後、そのレ
ジストパターンをマスクに用いた異方性エッチングによ
り、上記酸化シリコン膜７４および上記導電膜７３をパ
ターニングして記憶ノードを形成するパターン７５を形
成する。その後、上記レジストパターンを除去する。

【００５９】続いて上記パターン７５を覆う状態にドー
プトポリシリコン膜７６を例えばＣＶＤ法によって数十
ｎｍの厚さに形成する。

【００６０】その後上記ドープトポリシリコン膜７６を
異方性エッチングして、上記パターン７５の側部に、図
８に示すようにサイドウォール７７を形成する。その
後、フッ酸の希釈液を用いたウエットエッチングによっ
て、上記パターン７５の酸化シリコン膜７４の部分〔図
７参照〕を選択的に除去する。

【００６１】次いで上記サイドウォール７７を覆う状態
に誘電体膜７８を形成する。この誘電体膜７８は、例え
ば酸化シリコン膜と窒化シリコン膜と酸化シリコン膜と
の積層膜で形成される。さらに上記誘電体膜７８上にド
ープトポリシリコン膜７９を例えばＣＶＤ法によって数
十ｎｍの厚さに形成する。

【００６２】その後、リソグラフィー技術によってプレ
ート電極を形成する領域の上記ドープトポリシリコン膜
７９上にレジストパターン（図示省略）を形成した後、
そのレジストパターンをマスクに用いて上記ドープトポ
リシリコン膜７９および上記誘電体膜７８を異方性エッ
チングしてキャパシタ８０を形成する。上記異方性エッ
チングでは、窒化シリコン膜７１もパターニングされ
る。その後、上記レジストパターンを除去する。上記説
明したプロセスによって、ＣＯＢ型ＤＲＡＭセルが完成
する。図示はしないが、その後さらに層間絶縁膜の形
成、配線層の形成等を行う。

【００６３】上記ＤＲＡＭセルの製造方法では、マスク
工程を増加させることなく、いわゆるパッド付きのプラ
グ１８を形成することが可能になる。そのため、記憶ノ
ードコンタクトを形成する際に合わせ余裕が考慮される
ため、信頼性の高い記憶ノードコンタクトを形成するこ
とができる。

【００６４】

【発明の効果】以上、説明したように本発明によれば、
第１層間絶縁膜の上層に第１接続孔を形成した後、この
第１接続孔の側壁にサイドウォールを形成し、さらに第
１接続孔の底部より第１層間絶縁膜に第１接続孔よりも
径が小さい第２接続孔がサイドウォールをマスクに利用
して自己整合的に形成されるので、マスク工程は１回の
みで第１の接続孔の径よりも小さい第２の接続孔を形成
することができる。そして第１接続孔および第２接続孔
に導電性のプラグを埋め込む状態に形成することから、
プラグの上部を第２の接続孔の径よりも大きな径に形成
することができる。したがって、上記第１層間絶縁膜上
に第２層間絶縁膜を形成し、上記第２の接続孔と同等の
径を有する第３の接続孔を上記第２層間絶縁膜に形成し
たので、第３の接続孔の形成位置がマスク合わせずれに
よって第２の接続孔の径程度にずれたとしても上記プラ
グに接続することができる。よって、半導体装置におけ
るコンタクトの信頼性の向上を図ることが可能になる。

【００６５】しかも、第１，第２接続孔を埋め込むこと
により上部が大きな径となるプラグを形成するので、成
膜工程、リソグラフィー工程、エッチング工程等を追加
してパッドを形成する必要がない。また絶縁膜の成膜工
程、絶縁膜の平坦化工程を追加することなくパッド部分
を平坦化できる。そのため、工程数の大幅な増大がな
く、プロセス負荷が小さいので、製造コストの増大が少
ない。

【図面の簡単な説明】

【図１】本発明の半導体装置に係わる一実施形態の概略
構成断面図である。

【図２】本発明の製造方法に係わる一実施形態の製造工
程図（その１）である。

【図３】本発明の製造方法に係わる一実施形態の製造工
程図（その２）である。

【図４】本発明の製造方法に係わる一実施形態の製造工
程図（その３）である。

【図５】本発明の製造方法を適用したＤＲＡＭセルの製
造工程図（その１）である。

【図６】本発明の製造方法を適用したＤＲＡＭセルの製
造工程図（その２）である。

【図７】本発明の製造方法を適用したＤＲＡＭセルの製
造工程図（その３）である。

【図８】本発明の製造方法を適用したＤＲＡＭセルの製
造工程図（その４）である。

【図９】従来のＣＯＢ型ＤＲＡＭセルの製造工程図であ
る。

【符号の説明】

１１ 基体 １４ａ 導電層パターン １５ 第１
層間絶縁膜 １６ 第１接続孔 １７ 第２接続孔 １８ プラ
グ

フロントページの続き (56)参考文献 特開 平６−326198（ＪＰ，Ａ) 特開 平８−288407（ＪＰ，Ａ) 特開 平６−120447（ＪＰ，Ａ) 特開 平６−260612（ＪＰ，Ａ) 特開 平８−274273（ＪＰ，Ａ) 特開 平４−5823（ＪＰ，Ａ) 特開 平９−191084（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8242 H01L 21/768 H01L 27/108

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】基体に形成されている導電層パターンを被
   覆する状態に該基体上に第１層間絶縁膜を形成する工程
   と、 前記第１層間絶縁膜上に第１の膜を形成した後、該第１
   の膜上にサイドウォールを形成する際のエッチングマス
   クとなる第２の膜を形成し、前記導電層パターンの上方
   における前記第２の膜と前記第１の膜とを貫通するとと
   もに前記第１層間絶縁膜の上層に第１接続孔を形成する
   工程と、 前記第１接続孔の側壁にサイドウォールを形成する工程
   と、 前記第１接続孔の底部より前記導電層パターンに達する
   状態に前記第１の膜および前記サイドウォールをマスク
   に用いたエッチングによって、前記第１層間絶縁膜に該
   第１接続孔よりも径が小さい第２接続孔を前記サイドウ
   ォールをマスクに利用して自己整合的に形成する工程
   と、 前記第１接続孔および前記第２接続孔の各内部を埋め込
   む状態にプラグ形成膜を形成した後、前記第１層間絶縁
   膜の表面の高さよりも高い位置にある前記第１の膜、前
   記サイドウォールおよび前記プラグ形成膜を除去して、
   前記第１接続孔および前記第２接続孔に埋め込まれた部
   分の前記サイドウォールと前記プラグ形成膜とで導電性
   のプラグを形成する工程と、 前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程
   と、 前記第２層間絶縁膜に第３接続孔を前記プラグに達する
   状態に形成する工程と、 前記第３接続孔内に前記プラグに接続する導電膜を形成
   する工程とを備えたことを特徴とする半導体装置の製造
   方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて、 前記プラグおよび前記導電膜はダイナミックランダムア
   クセスメモリの記憶ノードコンタクト部を形成すること
   を特徴とする半導体装置の製造方法。