KR20010037869A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 고집적화에 따른 면적감소로 인한 ESD 면적을 줄이고 저항성분을 이용하여 2차 바이어스 전압을 1차 바이어스 전압보다 높게 하여 ESD 방전능력을 향상시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 게이트 전극과 소오스/드레인 불순물 확산영역을 갖는 트랜지스터를 형성하는 단계와, 상기 게이트 전극을 포함한 전면에 상기 소오스/드레인 불순물 확산영역의 표면이 소정부분 노출되도록 제 1 콘택홀을 갖는 제 1 층간 절연막을 형성하는 단계와, 상기 제 1 콘택홀의 내부에 제 1 도전성 플러그를 형성하는 단계와, 상기 제 1 도전성 플러그를 포함한 전면에 상기 제 1 도전성 플러그의 표면이 소정부분 노출되도록 제 2 콘택홀을 갖는 제 2 층간 절연막을 형성하는 단계와, 상기 제 2 콘택홀 내부에 제 2 도전성 플러그를 형성하는 단계와, 상기 제 2 도전성 플러그 및 그에 인접한 제 2 층간 절연막상에 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법{Method for Manufacturing of Semiconductor Device}
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 ESD(Electro Static Discharge) 방전 능력을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 칩의 신뢰성에 영향을 미치는 정전기는 순간적이고 높은 전압이며, 우리 주위의 모든 곳에서 접할 수 있으므로 이에 대한 보호대책은 매우 중요하다. 최초 큰 소자를 사용하던 때에는 특별한 보호대책이 없어도 정전기로 인한 문제가 야기되지 않았으나 고집적화와 다핀화 경향에 따른 소자의 축소와 핀수의 증가로 인하여 제품 실패의 원인이 증가하면서 지금에는 품질보증 조건중의 하나로 중요시되고 있다.
이러한 정전기에 대한 반도체 칩의 대책은 정전기를 접하는 외부핀과 내부회로 사이에 보호회로를 삽입하여 이를 거치는 동안 높은 정전기로부터 내부회로를 보호하고 적정전압이 유지되도록 설계되어야 하며 특히 제품 특성에 영향을 주지 않는 범위에서 보호회로가 설계되어야 한다.
이러한 이유로 일반적으로 자유롭게 설계하여 사용될 수 있는 입력단 보호회로 보다 제품의 출력특성으로 인하여 소자 사용에 제한을 받는 출력단 보호회로의 연구가 진행되고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 게이트 전극(12)과 소오스/드레인 불순물 확산영역(13)을 갖는 MOS(Metal Oxide Semiconductor) 트랜지스터를 통상적인 공정에 의해 형성한다.
여기서 상기 소오스/드레인 불순물 확산영역(13)은 LDD(Lightly Doped Drain)구조를 갖고 형성되고, 상기 게이트 전극(12)과 반도체 기판(11)사이에는 게이트 절연막(14)이 형성되며, 상기 게이트 전극(12)양측면에는 절연막으로 이루어진 측벽 스페이서(15)가 형성되어 있다.
도 1b에 도시한 바와 같이, 상기 게이트 전극(12)을 포함한 반도체 기판(11)의 전면에 제 1 층간 절연막(16)을 형성하고, 상기 소오스/드레인 불순물 확산영역(13)의 소정부분이 노출되도록 상기 제 1 층간 절연막(16)을 선택적으로 제거하여 제 1 콘택홀을 형성한다.
이어, 상기 제 1 콘택홀의 내부에 제 1 폴리 플러그(17)를 통상적인 공정으로 형성한다.
여기서 상기 제 1 폴리 플러그(17)는 제 1 콘택홀을 포함한 반도체 기판(11)의 전면에 폴리 실리콘을 형성한 후, 상기 제 1 콘택홀의 내부에만 남도록 폴리 실리콘의 전면에 에치백 공정을 실시하여 형성한다.
도 1c에 도시한 바와 같이, 상기 제 1 폴리 플러그(17) 및 그에 인접한 제 1 층간 절연막(16)상에 상기 소오스/드레인 불순물 확산영역(13)과 전기적으로 연결되는 제 1 금속배선(18)을 형성한다.
여기서 상기 제 1 금속배선(18)은 반도체 기판(11)의 전면에 금속막을 형성한후 포토 및 식각공정을 이용하여 선택적으로 제거하여 형성한다.
도 1d에 도시한 바와 같이, 상기 제 1 금속배선(18)을 포함한 반도체 기판(11)의 전면에 제 2 층간 절연막(19)을 형성하고, 상기 제 1 금속배선(18)의 표면이 소정부분 노출되도록 상기 제 2 층간 절연막(19)을 선택적으로 제거하여 제 2 콘택홀을 형성한다.
이어, 상기 제 2 콘택홀의 내부에 제 2 폴리 플러그(20)를 형성하고, 상기 제 2 폴리 플러그(20) 및 그에 인접한 제 2 층간 절연막(19)상에 제 2 금속배선(21)을 형성한다.
도 2a는 종래의 ESD 트랜지스터의 전류 특성 곡선을 나타낸 그래프이며, 도 2b는 종래의 ESD 트랜지스터의 조합 구성을 나타낸 구성도이다.
도 2a 및 도 2b에서와 같이, 패드(PAD)부에 전압이 인가될 때 복수개 ESD 트랜지스터중 약한 ESD 트랜지스터의 드레인과 게이트간의 역방향 바이어스에 의한 고장(Breakdown) 발생 및 드레인에서 게이트로 전류가 흐른다(1차 바이어스 전압(1차 BV)).
이때 드레인 전위가 높아져 소오스와 게이트부 전위차가 0.6V가 되면 MOS 트랜지스터의 Vbe=0.6V가 인가된 상황이 되므로 약한 ESD 트랜지스터가 구동하여 ESD 트랜지스터의 드레인에서 소오스로 전류가 흐른다(2차 바이어스 전압(2차 BV)).
상기 2차 바이어스 전압은 1차 바이어스 전압보다 낮기 때문에 다른 ESD 트랜지스터의 전하 분배(Charge Share)전에 약한 ESD 트랜지스터의 드레인과 게이트간 졍션(Junction)이 파괴되어 에버런치 고장을 일으키는데 이때의 전압이 2차 바이어스 전압이다.
이후 전류가 무한대로 흐르게 되는데 이때가 ESD 트랜지스터의 파괴를 의미한다.
한편, 도 2b에서와 같이, 패드(PAD)부에 드레인이 연결되고 소오스와 게이트가 접지단에 연결된 복수개의 ESD 트랜지스터들로 구성된다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 반도체 소자의 고집적화에 따른 면적감소로 인한 ESD 소자는 바이폴라 정션 트랜지스터의 오퍼레이션 방법으로 복수개의 ESD 트랜지스터중에서 약한 소수개의 ESD 트랜지스터만을 사용함으로서 다른 ESD 트랜지스터들이 오퍼레이션이 되기도 전에 약한 ESD 트랜지스터가 파괴되어 면적대비 방전능력이 적고 전하 분배 능력이 떨어져 특정 ESD 트랜지스터의 파괴를 유발한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 반도체 소자의 고집적화에 따른 면적감소로 인한 ESD 면적을 줄이고 저항성분을 이용하여 2차 바이어스 전압을 1차 바이어스 전압보다 높게 하여 ESD 방전능력을 향상시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a는 종래의 ESD 트랜지스터의 전류 특성 곡선을 나타낸 그래프
도 2b는 종래의 ESD 트랜지스터의 조합 구성을 나타낸 구성도
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도 4a는 본 발명에 의한 ESD 트랜지스터의 전류 특성 곡선을 나타낸 그래프
도 4b는 본 발명에 의한 ESD 트랜지스터의 조합 구성을 나타낸 구성도
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 게이트 전극
33 : 소오스/드레인 불순물 확산영역 34 : 게이트 절연막
35 : 측벽 스페이서 36 : 제 1 층간 절연막
37 : 제 1 폴리 플러그 38 : 제 2 층간 절연막
39 : 제 2 폴리 플러그 40 : 금속배선
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 게이트 전극과 소오스/드레인 불순물 확산영역을 갖는 트랜지스터를 형성하는 단계와, 상기 게이트 전극을 포함한 전면에 상기 소오스/드레인 불순물 확산영역의 표면이 소정부분 노출되도록 제 1 콘택홀을 갖는 제 1 층간 절연막을 형성하는 단계와, 상기 제 1 콘택홀의 내부에 제 1 도전성 플러그를 형성하는 단계와, 상기 제 1 도전성 플러그를 포함한 전면에 상기 제 1 도전성 플러그의 표면이 소정부분 노출되도록 제 2 콘택홀을 갖는 제 2 층간 절연막을 형성하는 단계와, 상기 제 2 콘택홀 내부에 제 2 도전성 플러그를 형성하는 단계와, 상기 제 2 도전성 플러그 및 그에 인접한 제 2 층간 절연막상에 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(31)상에 게이트 전극(32)과 소오스/드레인 불순물 확산영역(33)을 갖는 MOS 트랜지스터를 통상적인 공정에 의해 형성한다.
여기서 상기 소오스/드레인 불순물 확산영역(33)은 LDD(Lightly Doped Drain)구조를 갖고 형성되고, 상기 게이트 전극(32)과 반도체 기판(31)사이에는 게이트 절연막(34)이 형성되며, 상기 게이트 전극(32)의 양측면에는 절연막으로 이루어진 측벽 스페이서(35)가 형성되어 있다.
도 3b에 도시한 바와 같이, 상기 게이트 전극(32)을 포함한 반도체 기판(31)의 전면에 제 1 층간 절연막(36)을 형성하고, 상기 소오스/드레인 불순물 확산영역(33)의 소정부분이 노출되도록 상기 제 1 층간 절연막(36)을 선택적으로 제거하여 제 1 콘택홀을 형성한다.
이어, 상기 제 1 콘택홀의 내부에 제 1 폴리 플러그(37)를 형성한다.
여기서 상기 제 1 폴리 플러그(37)는 제 1 콘택홀을 포함한 반도체 기판(31)의 전면에 폴리 실리콘을 형성한 후, 상기 제 1 콘택홀내부에만 남도록 폴리 실리콘의 전면에 에치백 공정을 실시하여 형성한다.
도 3c에 도시한 바와 같이, 상기 제 1 폴리 플러그(37)를 포함한 반도체 기판(31)의 전면에 제 2 층간 절연막(38)을 형성하고, 상기 제 1 폴리 플러그(37)의 표면이 소정부분 노출되도록 상기 제 2 층간 절연막(38)을 선택적으로 제거하여 제 2 콘택홀을 형성한다.
이어, 상기 제 2 콘택홀의 내부에 제 2 폴리 플러그(39)를 형성한다.
도 3d에 도시한 바와 같이, 상기 제 2 폴리 플러그(39) 및 그에 인접한 제 2 층간 절연막(38)상에 금속배선(40)을 형성한다.
여기서 상기 금속배선(40)은 제 2 폴리 플러그(39)를 포함한 전면에 금속막을 형성하고, 포토 및 식각공정을 이용하여 금속막을 선택적으로 제거하여 형성한다.
도 4a는 본 발명에 의한 ESD 트랜지스터의 전류 특성 곡선을 나타낸 그래프이고, 도 4b는 본 발명에 의한 ESD 트랜지스터의 조합 구성을 나타낸 구성도이다.
도 4a 및 도 4b에서와 같이, 패드(PAD)부에 전압이 인가될 때 종래 기술과 동일 오퍼레이션으로 특히 2차 바이어스 전압(2차 BV)이 1차 바이어스 전압(1차 BV)보다 낮은 이유로 다른 ESD 트랜지스터들이 동작하기 전에 약한 ESD 트랜지스터의 드레인과 게이트간 정션 파괴됨을 방지하기 위하여 드레인과 폴리 플러그 저항을 사용하여 드레인부의 전압강화(V=IR)를 일으켜 2차 바이어스 전압을 1차 바이어스 전압보다 높게 만들어 약한 ESD 트랜지스터의 드레인과 게이트간 정션 파괴를 막으면서 전하 배분을 도모할 수 있다.
즉, 도 4b에서와 같이, 패드(PAD)부와 드레인 사이에 폴리 플러그 저항( )을 형성하여 2차 바이어스 전압을 1차 바이어스 전압보다 높게 함으로서 드레인과 게이트간의 정션 파괴를 방지한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
즉, 종래 기술에 비해 면적 증가 없이 드레인부에 폴리 플러그 저항을 사용하여 2차 바이어스 전압을 1차 바이어스 전압보다 높게 함으로서 복수개 ESD 트랜지스터들의 효과적인 전하 배분을 도모하여 ESD 방전 능력을 향상시킬 수 있다.

Claims (2)

  1. 반도체 기판상에 게이트 전극과 소오스/드레인 불순물 확산영역을 갖는 트랜지스터를 형성하는 단계;
    상기 게이트 전극을 포함한 전면에 상기 소오스/드레인 불순물 확산영역의 표면이 소정부분 노출되도록 제 1 콘택홀을 갖는 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 콘택홀의 내부에 제 1 도전성 플러그를 형성하는 단계;
    상기 제 1 도전성 플러그를 포함한 전면에 상기 제 1 도전성 플러그의 표면이 소정부분 노출되도록 제 2 콘택홀을 갖는 제 2 층간 절연막을 형성하는 단계;
    상기 제 2 콘택홀 내부에 제 2 도전성 플러그를 형성하는 단계;
    상기 제 2 도전성 플러그 및 그에 인접한 제 2 층간 절연막상에 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1, 제 2 도전성 플러그는 폴리 실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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