KR19990055776A - 반도체 소자의 미세콘택 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 미세 콘택 형성방법에 관한 것으로, 플러그 폴리상에 미세 콘택홀을 형성함으로써 콘택 마스크 작업시 미스 얼라인에 의한 큰 영향을 받지 않게 될 뿐만 아니라, 이웃 도전층과의 단락현상을 방지할 수 있으며, 콘택홀 형성을 위한 건식식각시 소오스 접합에 발생하는 데미지를 줄일 수 있도록 하여 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 미세 콘택 형성방법에 관한 것으로, 특히 플러그 폴리(plug poly)상에 미세 콘택홀을 형성함에 의해 콘택 마스크 작업시 미스 얼라인(mis align)과 콘택 형성시 발생되는 식각 데미지 및 도전층과의 단락현상 등을 방지하여 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 미세 콘택 형성방법에 관한 것이다.
최근 반도체 소자의 집적도가 점점 고집적화되어 가고, 이에 따라 소자의 단위셀 크기가 더욱 축소되고, 콘택홀과 도전층간의 간격이 좁아질 뿐만 아니라, 콘택의 단차도 더욱 증가하게 되었다.
상기와 같이 콘택홀과 도전층간의 간격이 더욱 좁아지고 콘택의 단차가 증가된 조건하에서 현재까지의 사용되는 콘택형성 기술로는 콘택 마스크 형성시 정확한 얼라인을 이루도록 하는 데에는 어려움이 따른다.
그리하여 건식식각시 도전체와의 절연 불량이 발생하게 되고, 접합 부위의 식각 데미지가 증가하게 되어, 결국 누설전류를 증대시키는 등 반도체 소자의 제조공정 수율 및 소자의 신뢰성을 저하시키는 요인이 되는 문제점이 있다.
따라서 본 발명은 상기한 문제점을 해결하기 위하여 1차 콘택홀 마스크를 사용하여 플러그 폴리를 형성한 후, 상기 플러그 폴리의 상부에 최종적인 콘택을 형성함으로써 콘택 마스크시 얼라인에 따른 공정 여유를 확보할 수 있고, 콘택 오픈시 식각 데미지를 최소화하여 누설전류를 방지함에 따른 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 미세 콘택 형성방법을 제공함에 그 목적이 있다.
도 1 내지 도 4 는 본 발명의 기술에 따른 반도체 소자의 미세 콘택 형성 공정단계를 도시한 단면도
<도면의 주요부분에 대한 부호의 설 명>
1 : 실리콘 기판 2 : 소자분리 산화막
3 : 게이트 산화막 4 : 게이트 전극
5 : 불순물 접합층 6 : 게이트 분리 산화막
7 : 제 1 층간 절연막 8 : 감광막
9 : 제 1 도전막 10 : 제 2 층간 절연막
11 : 제 3 층간 절연막 12 : 제 2 도전막
상기 목적을 달성하기 위한 본 발명의 방법에 의하면, 본 발명의 반도체 소자의 콘택 형성방법은,
반도체 기판의 상부에 소자분리 산화막, 게이트 산화막, 게이트 전극, 불순물 접합층, 게이트 분리 산화막을 차례로 형성하는 단계와,
전체구조 상부에 제 1 층간 절연막을 도포한 후, 상기 제 1 층간 절연막의 상부에 전하 저장 전극 형성용 감광막 패턴을 형성하는 단계와
상기 감광막 패턴을 마스크로 하여 상기 제 1 층간 절연막을 식각하여 콘택을 오픈한 후, 상기 감광막을 제거하는 단계와,
전체구조 상부에 제 1 도전막을 소정 두께로 도포하는 단계와,
상기 구조의 전체 상부부위를 마스크 없이 식각하여 플러그 폴리를 형성하는 단계와,
전체 구조 상부에 제 2 층간 절연막 및 제 3 층간 절연막을 차례로 도포하는 단계와,
전하저장 콘택 마스크를 사용하여 상기 형성된 플러그 폴리까지 식각한 다음, 전체구조 상부에 제 2 도전막을 도포하는 단계를 포함하는 것을 특징으로 하는 한다.
이하 첨부된 도면을 참조하여 본 발명에 대한 상세한 설명을 하기로 한다.
도 1 내지 도 4 는 본 발명의 방법에 따른 반도체 소자의 미세 콘택 형성 공정단계를 도시한 단면도이다.
도 1 을 참조하면, 반도체 기판(11)의 상부에 소자분리 산화막(2), 게이트 산화막(3), 게이트 전극(4), 불순물 접합층(5), 게이트 분리 산화막(6)을 차례로 형성한다.
다음 전체구조 상부에 제 1 층간 절연막(7)을 도포한 후, 전하 저장 전극 콘택홀 마스크(미도시)을 사용하여 감광막 패턴(8)을 형성한다.
도 2 를 참조하면, 상기 감광막 패턴(8)을 마스크로 하여 하부의 제1 층간 절연막(7)을 식각하여 콘택을 오픈한 후, 감광막(8)을 제거한다.
이때 상기 하부 절연막(1) 식각시 경사가 진 건식식각으로 한다.
다음 전체구조 상부에 제 1 도전막(9)을 두껍게 도포한다.
이때 상기 제 1 도전막(9)은 다결정 실리콘 또는 텅스텐을 사용한다.
도 3 을 참조하면, 상기 구조의 전체 상부부위를 마스크 없이 식각하여 플러그 폴리를 형성한 다음, 전체 구조 상부에 제 2 층간 절연막(10) 및 제 3 층간 절연막(11)을 차례로 도포한다.
이때 상기 제 2 층간 절연막(10)은 플러그 폴리 및 비트 라인(미도시)과의 절연목적으로 도포하는 막이며, 경우에 따라서는, 상기 제 2 층간 절연막(10)을 형성하지 않을 수도 있다.
도 4 를 참조하면, 전하저장 콘택 마스크(미도시)를 사용하여 상기 형성된 플러그 폴리까지 경사진 건식식각을 진행한 다음, 전체구조 상부에 제 2 도전막(12)을 도포한다.
이때 상기 건식식각 공정시 하부의 플러그 폴리가 오픈 되도록 과도 식각공정을 진행하여 후속 공정인 제 2 도전막(12)과 플러그 폴리가 용이하게 연결되도록 한다.
한편, 상기 본 발명의 콘택홀 형성공정에 있어서, 상기 제 1 층간 절연막(7)으로 평탄화되는 성질이 우수한 막을 사용하고, 상기 제 2 층간 절연막(10)으로 MTO(Middle Temperture Oxide), HTO(High Temperture Oxide), TEOS(Tetra Ethyl Ortho Silicate) 중 어느 하나의 물질을 사용한다.
또한 상기 제 1 층간 절연막(7) 도포후에는 화학적 기계적 연마(CMP)법으로 평탄화를 실시한 후, 이후 공정을 진행할 수 있다.
그리고 상기 제 1 도전막(9)을 도포한 후, 상기 제 1 층간 절연막(7)을 식각 정지층으로 하여 CMP 공정을 진행한 다음 이후 공정을 진행할 수도 있으며, 상기 제 1 도전막(9)을 도포한 후, 상기 제 1 도전막(9)을 상기 제 1 층간 절연막(7)을 식각 정지층으로 하여 에치-백(etch-back)하여 플러그 폴리를 형성할 수 있다.
한편, 상기의 실시예에서 상기 제 2 층간 절연막(10)으로 질화막을 사용하고, 플러그 폴리상에 전하저장 전극을 오픈할 시 식각 정지층으로 사용하도록 할 수 있다.
이상 상기한 본 발명의 콘택홀 형성방법은 금속배선 콘택형성 공정에도 동일하게 적용이 가능하며, 상기 금속배선 콘택형성과 전하저장 전극 콘택 형성에 동시에 적용될 수 있다.
또한 상기한 본 발명은 디램 이나 S-램 기타 다른 소자의 콘택홀 형성에도 사용될 수 있다.
이상 상술한 바와같이, 본 발명의 방법에 따라 플러그 폴리상에 미세 콘택홀을 형성함으로써 콘택 마스크 작업시 미스 얼라인에 의한 큰 영향을 받지 않게 될 뿐만 아니라, 이웃 도전층과의 단락현상을 방지할 수 있다. 아울러, 소오스 접합에 건식식각시 발생하는 데미지를 줄일 수 있도록 제어하여 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있다.
Claims (13)
- 반도체 기판의 상부에 소자분리 산화막, 게이트 산화막, 게이트 전극, 불순물 접합층, 게이트 분리 산화막을 차례로 형성하는 단계와,상기 전체구조 상부에 제 1 층간 절연막을 도포한 후, 상기 제 1 층간 절연막의 상부에 전하 저장 전극 형성용 감광막 패턴을 형성하는 단계와상기 감광막 패턴을 마스크로 하여 상기 제 1 층간 절연막을 식각하여 콘택을 오픈한 후, 상기 감광막을 제거하는 단계와,전체구조 상부에 제 1 도전막을 소정 두께로 도포하는 단계와,상기 구조의 전체 상부부위를 마스크 없이 식각하여 플러그 폴리를 형성하는 단계와,전체 구조 상부에 제 2 층간 절연막 및 제 3 층간 절연막을 차례로 도포하는 단계와,전하저장 콘택 마스크를 사용하여 상기 형성된 플러그 폴리까지 식각한 다음, 전체구조 상부에 제 2 도전막을 도포하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 콘택 형성방법.
- 제 1 항에 있어서,상기 제 1 층간 절연막으로 평탄화되는 성질이 우수한 막을 사용하는 것을 특징으로 하는 반도체 소자의 미세 콘택 형성방법.
- 제 1 항에 있어서,상기 제 1 층간 절연막 도포후 CMP 법으로 평탄화를 실시하는 것을 특징으로 하는 반도체 소자의 미세 콘택 형성방법.
- 제 1 항에 있어서,상기 제 1 도전막 도포후 상기 제 1 층간 절연막을 식각 정지층으로 하여 CMP 공정을 진행하는 것을 특징으로 하는 반도체 소자의 미세 콘택 형성방법.
- 제 1 항에 있어서,상기 제 1 도전막 도포후, 상기 제 1 도전막을 상기 제 1 층간 절연막을 식각 정지층으로 하여 에치-백하는 것을 특징으로 하는 반도체 소자의 미세 콘택 형성방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막으로 MTO, HTO, TEOS 중 임의의 어느 하나의 물질을 사용하는 것을 특징으로 하는 반도체 소자의 미세 콘택 형성방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막으로 질화막을 사용하여 플러그 폴리상에 전하저장 전극을 오픈할 시 식각 정지층으로 사용하는 것을 특징으로 하는 반도체 소자의 미세 콘택 형성방법.
- 제 1 항에 있어서,상기 제 1 도전막으로 다결정 실리콘 또는 텅스텐을 사용하는 것을 특징으로 하는 반도체 소자의 미세 콘택 형성방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막을 형성하지 않는 것을 특징으로 하는 반도체 소자의 미세 콘택 형성방법.
- 제 1 항에 있어서,상기 제 1 도전막 도포후 상기 제 1 층간 절연막을 식각 정지층으로 하여 CMP 공정을 진행하는 것을 특징으로 하는 반도체 소자의 미세 콘택 형성방법.
- 제 1 항에 있어서,상기 콘택형성 공정은 금속배선 콘택홀 형성시 사용되는 것을 특징으로 하는 반도체 소자의 미세 콘택 형성방법.
- 제 1 항에 있어서,상기 콘택형성 공정은 전하저장 전극 콘택 및 금속배선 콘택 형성시 동시에 적용되어 사용되는 것을 특징으로 하는 반도체 소자의 미세 콘택 형성방법.
- 제 1 항에 있어서,상기 콘택형성 공정은 S-램 소자에 적용되어 사용되는 것을 특징으로 하는 반도체 소자의 미세 콘택 형성방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019970075731A KR19990055776A (ko) | 1997-12-27 | 1997-12-27 | 반도체 소자의 미세콘택 형성방법 |
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| KR (1) | KR19990055776A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010037869A (ko) * | 1999-10-20 | 2001-05-15 | 박종섭 | 반도체 소자의 제조방법 |
| KR100484258B1 (ko) * | 2001-12-27 | 2005-04-22 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03263837A (ja) * | 1990-03-14 | 1991-11-25 | Fujitsu Ltd | 半導体装置の配線形成方法 |
| JPH09232533A (ja) * | 1996-02-23 | 1997-09-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| KR19980032540A (ko) * | 1996-10-04 | 1998-07-25 | 가나이 츠토무 | 반도체 기억장치 및 그 제조방법 |
-
1997
- 1997-12-27 KR KR1019970075731A patent/KR19990055776A/ko not_active Application Discontinuation
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