JPH1027848A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1027848A JPH1027848A JP18311996A JP18311996A JPH1027848A JP H1027848 A JPH1027848 A JP H1027848A JP 18311996 A JP18311996 A JP 18311996A JP 18311996 A JP18311996 A JP 18311996A JP H1027848 A JPH1027848 A JP H1027848A
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- conductor
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- H01—ELECTRIC ELEMENTS
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】 半導体装置の微細加工上問題となるコンタク
トのアスペクト比の悪化、及び、その対策のためのマー
ジン拡大を回避する。 【解決手段】 埋め込みコンタクト４０５の上縁４０５
ａは、テーパ状に広がっており、上層の埋め込みコンタ
クト４０９の位置ずれに対するマージンを有している。
また、埋め込みコンタクト４０９は、下層の埋め込みコ
ンタクト４０５の直上位置に設け、埋め込みコンタクト
４０９の上縁４０９ａは、下層の埋め込みコンタクト４
０５と同様にテーパ状に拡開して形成する。これによ
り、コンタクトクトをゲート電極に対するセルフアライ
ンコンタクトにする。
トのアスペクト比の悪化、及び、その対策のためのマー
ジン拡大を回避する。 【解決手段】 埋め込みコンタクト４０５の上縁４０５
ａは、テーパ状に広がっており、上層の埋め込みコンタ
クト４０９の位置ずれに対するマージンを有している。
また、埋め込みコンタクト４０９は、下層の埋め込みコ
ンタクト４０５の直上位置に設け、埋め込みコンタクト
４０９の上縁４０９ａは、下層の埋め込みコンタクト４
０５と同様にテーパ状に拡開して形成する。これによ
り、コンタクトクトをゲート電極に対するセルフアライ
ンコンタクトにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】半導体の集積度が向上するに伴い、コン
タクトのアスペクト比も増加することが微細加工上の問
題点となっている。図２及び図３に従来のコンタクト構
造を示す。図２に示すように、半導体基板２０１内の拡
散層２０２は、コンタクトを介してシリサイド配線２０
５，アルミ配線２０８に接続されるが、アルミ配線層２
０８は、より上層に位置するため、半導体基板２０１と
のコンタクトは、コンタクト系の縮小に伴いアルミ配線
２０８のカバレジが十分にとれず、埋め込みコンタクト
２０７を用いざるを得ない。ここで、埋め込みコンタク
ト２０７は、アスペクト比が大きいため、コンタクト抵
抗の増加を防ぐ目的でコンタクト開口内に埋め込む物質
に導電率の大きい金属等を用いる必要がある。このと
き、図３に示すように半導体基板３０１の拡散層３０２
に対して配線を行うために、層間絶縁膜３０３のコンタ
クト開口内に埋め込み金属を導入する段階でＴｉＮなど
のバリアメタル３０４を少なくとも半導体基板３０１の
基板面に付着させることにより、コンタクト開口内に埋
め込まれる金属と半導体基板３０１との熱処理による反
応を防止している。
タクトのアスペクト比も増加することが微細加工上の問
題点となっている。図２及び図３に従来のコンタクト構
造を示す。図２に示すように、半導体基板２０１内の拡
散層２０２は、コンタクトを介してシリサイド配線２０
５，アルミ配線２０８に接続されるが、アルミ配線層２
０８は、より上層に位置するため、半導体基板２０１と
のコンタクトは、コンタクト系の縮小に伴いアルミ配線
２０８のカバレジが十分にとれず、埋め込みコンタクト
２０７を用いざるを得ない。ここで、埋め込みコンタク
ト２０７は、アスペクト比が大きいため、コンタクト抵
抗の増加を防ぐ目的でコンタクト開口内に埋め込む物質
に導電率の大きい金属等を用いる必要がある。このと
き、図３に示すように半導体基板３０１の拡散層３０２
に対して配線を行うために、層間絶縁膜３０３のコンタ
クト開口内に埋め込み金属を導入する段階でＴｉＮなど
のバリアメタル３０４を少なくとも半導体基板３０１の
基板面に付着させることにより、コンタクト開口内に埋
め込まれる金属と半導体基板３０１との熱処理による反
応を防止している。
【０００３】しかしながら、コンタクトのアスペクト比
が増加した場合、ステップカバレジの良好なＣＶＤ法に
よって被着されたＴｉＮでさえも、図３に示すように、
コンタクト開口の底部の隅部に薄く、中央部に厚く被着
するという被着性の悪化が発生する。この問題を回避す
るために、特開平３−２６３８３７号公報（以下、公知
例１という），特開平５−４１４５６号公報（以下、公
知例２という）に開示されたような対策が提案されてい
る。
が増加した場合、ステップカバレジの良好なＣＶＤ法に
よって被着されたＴｉＮでさえも、図３に示すように、
コンタクト開口の底部の隅部に薄く、中央部に厚く被着
するという被着性の悪化が発生する。この問題を回避す
るために、特開平３−２６３８３７号公報（以下、公知
例１という），特開平５−４１４５６号公報（以下、公
知例２という）に開示されたような対策が提案されてい
る。
【０００４】先ず、公知例１について図６を用いて説明
する。公知例１の製造方法は、まず図６（ｂ）に示すよ
うに半導体基板６０１の拡散層６０２上にバリアメタル
６０４を形成し、パターニングし、その後、基板全面に
層間絶縁膜６０５を形成し、平坦化する。
する。公知例１の製造方法は、まず図６（ｂ）に示すよ
うに半導体基板６０１の拡散層６０２上にバリアメタル
６０４を形成し、パターニングし、その後、基板全面に
層間絶縁膜６０５を形成し、平坦化する。
【０００５】次に図６（ｃ）に示すようにバリアメタル
６０４が露出するような開口を層間絶縁膜６０５に形成
し、その開口内にアルミニウム又はアルミニウム合金を
選択成長して埋め込み配線６０６が形成される。
６０４が露出するような開口を層間絶縁膜６０５に形成
し、その開口内にアルミニウム又はアルミニウム合金を
選択成長して埋め込み配線６０６が形成される。
【０００６】更に、図６（ａ）に示すように、層間絶縁
膜６０５上に層間絶縁膜６０４を形成した後に、埋め込
み配線６０６が露出するような開口を層間絶縁膜６０７
に形成し、その開口内にアルミニウム又はアルミニウム
合金を選択成長して埋め込みコンタクト６０８が形成さ
れる。
膜６０５上に層間絶縁膜６０４を形成した後に、埋め込
み配線６０６が露出するような開口を層間絶縁膜６０７
に形成し、その開口内にアルミニウム又はアルミニウム
合金を選択成長して埋め込みコンタクト６０８が形成さ
れる。
【０００７】尚、公知例１に示されたゲート電極６０３
の形成方法は省略したが、ゲート電極６０３は、図６
（ａ）に示すようにバリアメタル６０４から一定の距離
Ａを隔てて配置される。
の形成方法は省略したが、ゲート電極６０３は、図６
（ａ）に示すようにバリアメタル６０４から一定の距離
Ａを隔てて配置される。
【０００８】公知例１によれば、コンタクトを縦に重ね
ることにより高アスペクト比のコンタクトを構造的に回
避することができる。しかしながら、コンタクトを形成
するために必要な位置的余裕（以下、マージンとい
う）、例えばゲート電極６０３間の距離が、図６（ａ）
に示す通り、 コンタクトサイズ＋（コンタクト同士のマージン）×２
＋（下層コンタクトとバリアメタルとのマージン）×２
＋（バリアメタルとゲート電極とのマージン）×２＝Ｄ
＋２Ｃ＋２Ｂ＋２Ａ の距離分だけ必要となる。
ることにより高アスペクト比のコンタクトを構造的に回
避することができる。しかしながら、コンタクトを形成
するために必要な位置的余裕（以下、マージンとい
う）、例えばゲート電極６０３間の距離が、図６（ａ）
に示す通り、 コンタクトサイズ＋（コンタクト同士のマージン）×２
＋（下層コンタクトとバリアメタルとのマージン）×２
＋（バリアメタルとゲート電極とのマージン）×２＝Ｄ
＋２Ｃ＋２Ｂ＋２Ａ の距離分だけ必要となる。
【０００９】次に、公知例２について図７を用いて説明
する。公知例２の製造方法は、まず図７（ｂ）に示すよ
うに半導体基板７０１上に拡散層７０２とゲート電極７
０３を形成し、基板全面にフォトレジスト膜７０４を形
成し、コンタクトを設ける位置にコンタクト開口を形成
するようにフォトレジスト膜７０４をパターニングす
る。
する。公知例２の製造方法は、まず図７（ｂ）に示すよ
うに半導体基板７０１上に拡散層７０２とゲート電極７
０３を形成し、基板全面にフォトレジスト膜７０４を形
成し、コンタクトを設ける位置にコンタクト開口を形成
するようにフォトレジスト膜７０４をパターニングす
る。
【００１０】次に図７（ｃ）に示すように、半導体基板
７０１を金メッキ液内に入れて基板裏面より電流を流す
ことにより、フォトレジスト膜７０４のコンタクト開口
内に金プラグ７０６を形成し、フォトレジスト膜７０４
を除去し、基板全面にＢＰＳＧ膜７０５を形成し、エッ
チバックを行い、金プラグ７０６の表面をＢＰＳＧ膜７
０５から露出する。
７０１を金メッキ液内に入れて基板裏面より電流を流す
ことにより、フォトレジスト膜７０４のコンタクト開口
内に金プラグ７０６を形成し、フォトレジスト膜７０４
を除去し、基板全面にＢＰＳＧ膜７０５を形成し、エッ
チバックを行い、金プラグ７０６の表面をＢＰＳＧ膜７
０５から露出する。
【００１１】更に、図７（ａ）に示すように、ＢＰＳＧ
膜７０５上にアルミ配線７０７を形成し、パターニング
することにより、アルミ配線７０７と拡散層７０２との
接続を得て、コンタクト開口内金属と半導体基板との間
に発生する反応を回避することが可能となる。金プラグ
７０６の高さは、１μｍ程度である。
膜７０５上にアルミ配線７０７を形成し、パターニング
することにより、アルミ配線７０７と拡散層７０２との
接続を得て、コンタクト開口内金属と半導体基板との間
に発生する反応を回避することが可能となる。金プラグ
７０６の高さは、１μｍ程度である。
【００１２】公知例２によれば、コンタクトのアスペク
ト比が大きくなっても、コンタクト開口内金属のカバレ
ッジが悪化したり、コンタクト開口内金属と半導体基板
との間での不具合が回避できるだけでなく、マージンに
ついてもゲート電極間隔が、 コンタクトサイズ＋（コンタクトとゲート電極とのマー
ジン）×２＝Ｄ＋２Ａ となり、公知例１よりも高集積化が可能である。
ト比が大きくなっても、コンタクト開口内金属のカバレ
ッジが悪化したり、コンタクト開口内金属と半導体基板
との間での不具合が回避できるだけでなく、マージンに
ついてもゲート電極間隔が、 コンタクトサイズ＋（コンタクトとゲート電極とのマー
ジン）×２＝Ｄ＋２Ａ となり、公知例１よりも高集積化が可能である。
【００１３】しかしながら、公知例２の製造方法では、
半導体基板７０１とアルミ配線７０７との間に配線層を
設ける場合、製造過程で金プラグ７０６が倒れる可能性
があるという問題がある。
半導体基板７０１とアルミ配線７０７との間に配線層を
設ける場合、製造過程で金プラグ７０６が倒れる可能性
があるという問題がある。
【００１４】
【発明が解決しようとする課題】以上示したように、従
来の半導体装置の製造方法では、コンタクトのアスペク
ト比増大に関する問題を回避するために、公知例１で
は、コンタクトサイズを０．５μｍ，コンタクト同士の
マージンを０．２μｍ，下位コンタクトとバリアメタル
とのマージンを０．２μｍ，バリアメタルとゲート電極
とのマージンを０．１μｍとしたときに、ゲート電極間
隔が０．５＋０．２×２＋０．２×２＋０．１×２＝
１．５μｍ必要となる。
来の半導体装置の製造方法では、コンタクトのアスペク
ト比増大に関する問題を回避するために、公知例１で
は、コンタクトサイズを０．５μｍ，コンタクト同士の
マージンを０．２μｍ，下位コンタクトとバリアメタル
とのマージンを０．２μｍ，バリアメタルとゲート電極
とのマージンを０．１μｍとしたときに、ゲート電極間
隔が０．５＋０．２×２＋０．２×２＋０．１×２＝
１．５μｍ必要となる。
【００１５】また公知例２では、コンタクトサイズを
０．５μｍ，コンタクトとゲート電極とのマージンを
０．３μｍとしたときに、ゲート電極間隔が０．５＋
０．３×２＝１．１μｍで実現可能であるが、多層の配
線層が必要な場合、金属プラグが倒れる可能性があるな
どの製造工程上の不具合がある。
０．５μｍ，コンタクトとゲート電極とのマージンを
０．３μｍとしたときに、ゲート電極間隔が０．５＋
０．３×２＝１．１μｍで実現可能であるが、多層の配
線層が必要な場合、金属プラグが倒れる可能性があるな
どの製造工程上の不具合がある。
【００１６】本発明の目的は、半導体装置の微細加工上
問題となるコンタクトのアスペクト比の悪化、その対策
のためのマージン拡大を回避する半導体装置の製造方法
を提供することにある。
問題となるコンタクトのアスペクト比の悪化、その対策
のためのマージン拡大を回避する半導体装置の製造方法
を提供することにある。
【００１７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、第１の平坦
化工程と、第１の開口形成工程と、第１の導電体埋込工
程と、第１のパターニング工程と、第２の平坦化工程
と、第２の開口形成工程と、第２の導電体埋込工程と、
第２のパターニング工程とを行い、半導体装置上に多層
配線構造を形成する半導体装置の製造方法であって、半
導体装置は、半導体基板上にゲート電極としての第１の
配線層と、前記半導体基板内に第１の配線層と自己整合
的にソース，ドレインとしての不純物拡散層とを設ける
ことにより、ＭＯＳＦＥＴを構成するものであり、第１
の平坦化工程は、前記第１の配線層上に被着した第１の
絶縁膜を平坦化する処理であり、第１の開口形成工程
は、前記第１の絶縁膜に、テーパ状に拡開した開口縁を
もつ第１の開口を形成し、前記不純物拡散層を露出する
処理であり、第１の導電体埋込工程は、前記第１の開口
内に第１の導電体を埋め込む処理であり、第１のパター
ニング工程は、前記第１の導電体に接して被着した第２
の配線層をパターニングする処理であり、第２の平坦化
工程は、前記第２の配線層上に被着した第２の絶縁膜を
平坦化する処理であり、第２の開口形成工程は、前記第
２の絶縁膜に、テーパ状に拡開した開口縁をもつ第２の
開口を形成し、前記第１の導電体を露出する処理であ
り、第２の導電体埋込工程は、前記第２の開口内に第２
の導電体を埋め込む処理であり、第２のパターニング工
程は、前記第２の導電体に接する第３の配線層をパター
ニングする処理であることを特徴とするものである。
め、本発明に係る半導体装置の製造方法は、第１の平坦
化工程と、第１の開口形成工程と、第１の導電体埋込工
程と、第１のパターニング工程と、第２の平坦化工程
と、第２の開口形成工程と、第２の導電体埋込工程と、
第２のパターニング工程とを行い、半導体装置上に多層
配線構造を形成する半導体装置の製造方法であって、半
導体装置は、半導体基板上にゲート電極としての第１の
配線層と、前記半導体基板内に第１の配線層と自己整合
的にソース，ドレインとしての不純物拡散層とを設ける
ことにより、ＭＯＳＦＥＴを構成するものであり、第１
の平坦化工程は、前記第１の配線層上に被着した第１の
絶縁膜を平坦化する処理であり、第１の開口形成工程
は、前記第１の絶縁膜に、テーパ状に拡開した開口縁を
もつ第１の開口を形成し、前記不純物拡散層を露出する
処理であり、第１の導電体埋込工程は、前記第１の開口
内に第１の導電体を埋め込む処理であり、第１のパター
ニング工程は、前記第１の導電体に接して被着した第２
の配線層をパターニングする処理であり、第２の平坦化
工程は、前記第２の配線層上に被着した第２の絶縁膜を
平坦化する処理であり、第２の開口形成工程は、前記第
２の絶縁膜に、テーパ状に拡開した開口縁をもつ第２の
開口を形成し、前記第１の導電体を露出する処理であ
り、第２の導電体埋込工程は、前記第２の開口内に第２
の導電体を埋め込む処理であり、第２のパターニング工
程は、前記第２の導電体に接する第３の配線層をパター
ニングする処理であることを特徴とするものである。
【００１８】また前記第１の平坦化工程は、第１の配線
層上にＢＰＳＧ膜を被着して平坦化した後、窒化膜を被
着する工程を含むものである。
層上にＢＰＳＧ膜を被着して平坦化した後、窒化膜を被
着する工程を含むものである。
【００１９】また前記第２の平坦化工程は、第２の配線
層上に窒化膜を被着した後、ＢＰＳＧ膜を被着して平坦
化する工程を含むものである。
層上に窒化膜を被着した後、ＢＰＳＧ膜を被着して平坦
化する工程を含むものである。
【００２０】また前記開口形成工程は、絶縁膜を等方性
エッチングし、かつ異方性エッチングし、テーパ状に拡
開した開口縁をもつ開口を形成する工程を含むものであ
る。
エッチングし、かつ異方性エッチングし、テーパ状に拡
開した開口縁をもつ開口を形成する工程を含むものであ
る。
【００２１】また本発明に係る半導体装置の製造方法
は、第１配線層形成工程と、第１のパターニング工程
と、イオン注入工程と、第１の開口形成工程と、第１の
導電体埋込工程と、第２のパターニング工程と、第１の
平坦化工程と、第２の開口形成工程と、第２の導電体埋
込工程と、第３のパターニング工程とを有する半導体装
置の製造方法であって、第１配線層形成工程は、半導体
基板上のゲート酸化膜上にゲート電極としての第１の配
線層と酸化膜を形成する処理であり、第１のパターニン
グ工程は、前記第１の配線層と、該第１の配線層上に被
着した酸化膜とをパターニングする処理であり、イオン
注入工程は、前記半導体基板内に第１の配線層と自己整
合的にソース，ドレインとしての不純物拡散層をイオン
注入によって設ける処理であり、第１の開口形成工程
は、前記酸化膜に被着した第１の絶縁膜に、テーパ状に
拡開した開口縁をもつ第１の開口を形成し、前記半導体
基板の不純物拡散層を露出する処理であり、第１の導電
体埋込工程は、前記第１の開口内に第１の導電体を埋め
込む処理であり、第２のパターニング工程は、前記第１
の導電体に接して被着した第２の配線層をパターニング
する処理であり、第２の平坦化工程は、前記第２の配線
層上に被着した第２の絶縁膜を平坦化する処理であり、
第２の開口形成工程は、前記第２の絶縁膜に、テーパ状
に拡開した開口縁をもつ第２の開口を形成し、第１の導
電体を露出する処理であり、第２の導電体埋込工程は、
第２の開口内に第２の導電体を埋め込む処理であり、第
３のパターニング工程は、前記第２の導電体に接した被
着された第３の配線層をパターニングする処理であるこ
とを特徴とするものである。
は、第１配線層形成工程と、第１のパターニング工程
と、イオン注入工程と、第１の開口形成工程と、第１の
導電体埋込工程と、第２のパターニング工程と、第１の
平坦化工程と、第２の開口形成工程と、第２の導電体埋
込工程と、第３のパターニング工程とを有する半導体装
置の製造方法であって、第１配線層形成工程は、半導体
基板上のゲート酸化膜上にゲート電極としての第１の配
線層と酸化膜を形成する処理であり、第１のパターニン
グ工程は、前記第１の配線層と、該第１の配線層上に被
着した酸化膜とをパターニングする処理であり、イオン
注入工程は、前記半導体基板内に第１の配線層と自己整
合的にソース，ドレインとしての不純物拡散層をイオン
注入によって設ける処理であり、第１の開口形成工程
は、前記酸化膜に被着した第１の絶縁膜に、テーパ状に
拡開した開口縁をもつ第１の開口を形成し、前記半導体
基板の不純物拡散層を露出する処理であり、第１の導電
体埋込工程は、前記第１の開口内に第１の導電体を埋め
込む処理であり、第２のパターニング工程は、前記第１
の導電体に接して被着した第２の配線層をパターニング
する処理であり、第２の平坦化工程は、前記第２の配線
層上に被着した第２の絶縁膜を平坦化する処理であり、
第２の開口形成工程は、前記第２の絶縁膜に、テーパ状
に拡開した開口縁をもつ第２の開口を形成し、第１の導
電体を露出する処理であり、第２の導電体埋込工程は、
第２の開口内に第２の導電体を埋め込む処理であり、第
３のパターニング工程は、前記第２の導電体に接した被
着された第３の配線層をパターニングする処理であるこ
とを特徴とするものである。
【００２２】また前記ゲート電極上の酸化膜膜厚を、コ
ンタクトエッチング深さ相当以上に設定するものであ
る。
ンタクトエッチング深さ相当以上に設定するものであ
る。
【００２３】また前記第２の平坦化工程は、第２の配線
層上に窒化膜を被着した後、ＢＰＳＧ膜を被着して平坦
化する工程を含むものである。
層上に窒化膜を被着した後、ＢＰＳＧ膜を被着して平坦
化する工程を含むものである。
【００２４】
【発明の実施の形態】以下、本発明の実施形態について
図面を用いて説明する。
図面を用いて説明する。
【００２５】（実施形態１）図４（ａ）〜（ｃ）は、本
発明の実施形態１に係る半導体装置の製造方法を製造工
程順に示す断面図である。
発明の実施形態１に係る半導体装置の製造方法を製造工
程順に示す断面図である。
【００２６】先ず、図４（ａ）に示すように、半導体基
板４０１上にゲート酸化膜（図示しない），ゲート電極
４０３，拡散層４０２を形成し、基板全面に酸化膜４０
４を形成し、酸化膜４０４を平坦化する。次にフォトレ
ジスト膜によるマスキングと酸化膜４０４のエッチング
を行い、酸化膜４０４にコンタクト開口を形成し、コン
タクト開口の内側壁及び底部にバリアメタルを被着さ
せ、そのコンタクト開口内に埋め込み金属を被着し、そ
の埋め込み金属に対してエッチバックを行い、埋め込み
コンタクト４０５を形成する。
板４０１上にゲート酸化膜（図示しない），ゲート電極
４０３，拡散層４０２を形成し、基板全面に酸化膜４０
４を形成し、酸化膜４０４を平坦化する。次にフォトレ
ジスト膜によるマスキングと酸化膜４０４のエッチング
を行い、酸化膜４０４にコンタクト開口を形成し、コン
タクト開口の内側壁及び底部にバリアメタルを被着さ
せ、そのコンタクト開口内に埋め込み金属を被着し、そ
の埋め込み金属に対してエッチバックを行い、埋め込み
コンタクト４０５を形成する。
【００２７】前記工程を行なう際に、後に酸化膜４０４
に接して形成される配線層と拡散層（図４（ａ）に示さ
れた拡散層のうち右側のもの）との間の接続部だけでな
く、更に上層の配線層と拡散層（図４（ａ）に示された
拡散層のうち左側のもの）との接続部にも埋め込みコン
タクト４０５を構築する。さらに本発明では、酸化膜４
０４にコンタクト開口を形成する際に、等方性エッチン
グと異方性エッチングを組み合わせて酸化膜４０４をエ
ッチングし、コンタクト開口４０４ａの上部開口縁４０
４ｂをテーパ状に拡開させ、コンタクト開口４０４ａ，
４０４ｂ内の埋め込みコンタクト４０５の上縁４０５ａ
側をテーパ状に広げてセルファラインコンタクトにす
る。
に接して形成される配線層と拡散層（図４（ａ）に示さ
れた拡散層のうち右側のもの）との間の接続部だけでな
く、更に上層の配線層と拡散層（図４（ａ）に示された
拡散層のうち左側のもの）との接続部にも埋め込みコン
タクト４０５を構築する。さらに本発明では、酸化膜４
０４にコンタクト開口を形成する際に、等方性エッチン
グと異方性エッチングを組み合わせて酸化膜４０４をエ
ッチングし、コンタクト開口４０４ａの上部開口縁４０
４ｂをテーパ状に拡開させ、コンタクト開口４０４ａ，
４０４ｂ内の埋め込みコンタクト４０５の上縁４０５ａ
側をテーパ状に広げてセルファラインコンタクトにす
る。
【００２８】次に、図４（ｂ）に示すように、図中右側
に位置する埋め込みコンタクト４０５に接するようにシ
リサイド配線層を形成してパターニングし、シリサイド
配線４０６を形成し、その後、シリサイド配線４０６及
び酸化膜４０４上に層間絶縁膜としてＣＶＤ法による窒
化膜４０７と酸化膜４０８を上下に被着し、酸化膜４０
８の表面を平坦化する。
に位置する埋め込みコンタクト４０５に接するようにシ
リサイド配線層を形成してパターニングし、シリサイド
配線４０６を形成し、その後、シリサイド配線４０６及
び酸化膜４０４上に層間絶縁膜としてＣＶＤ法による窒
化膜４０７と酸化膜４０８を上下に被着し、酸化膜４０
８の表面を平坦化する。
【００２９】更に、図４（ｃ）に示すように、シリサイ
ド配線４０６で被覆されていない図中左側の埋め込みコ
ンタクト４０５を露出するように酸化膜４０８と窒化膜
４０７をフォトレジスト膜のマスキングによりエッチン
グし、酸化膜４０８及び窒化膜４０７にコンタクト開口
を形成し、そのコンタクト開口内に埋め込み金属を被着
し、埋め込み金属をエッチバックして埋め込みコンタク
ト４０９を埋め込みコンタクト４０５に接合して形成す
る。
ド配線４０６で被覆されていない図中左側の埋め込みコ
ンタクト４０５を露出するように酸化膜４０８と窒化膜
４０７をフォトレジスト膜のマスキングによりエッチン
グし、酸化膜４０８及び窒化膜４０７にコンタクト開口
を形成し、そのコンタクト開口内に埋め込み金属を被着
し、埋め込み金属をエッチバックして埋め込みコンタク
ト４０９を埋め込みコンタクト４０５に接合して形成す
る。
【００３０】本発明では図示したように、埋め込みコン
タクト４０５の上縁４０５ａは、テーパ状に広がってお
り、上層の埋め込みコンタクト４０９の位置ずれに対す
るマージンを有しているが、埋め込みコンタクト４０９
が構築されるコンタクト開口を形成する際、まず酸化膜
４０８に制限してコンタクト開口を形成し、酸化膜４０
８にコンタクト開口を形成した後、更に窒化膜４０７を
エッチングしてコンタクト開口を形成するようにすれ
ば、酸化膜４０４より下層にエッチングが進行すること
による不具合を最小限におさえることができる。また、
埋め込みコンタクト４０９は、下層の埋め込みコンタク
ト４０５の直上位置に設け、埋め込みコンタクト４０９
の上縁４０９ａは、下層の埋め込みコンタクト４０５と
同様にテーパ状に拡開して形成し、埋め込みコンタクト
４０９と接するようにアルミ配線１１０を被着し、図１
の状態に完成させる。
タクト４０５の上縁４０５ａは、テーパ状に広がってお
り、上層の埋め込みコンタクト４０９の位置ずれに対す
るマージンを有しているが、埋め込みコンタクト４０９
が構築されるコンタクト開口を形成する際、まず酸化膜
４０８に制限してコンタクト開口を形成し、酸化膜４０
８にコンタクト開口を形成した後、更に窒化膜４０７を
エッチングしてコンタクト開口を形成するようにすれ
ば、酸化膜４０４より下層にエッチングが進行すること
による不具合を最小限におさえることができる。また、
埋め込みコンタクト４０９は、下層の埋め込みコンタク
ト４０５の直上位置に設け、埋め込みコンタクト４０９
の上縁４０９ａは、下層の埋め込みコンタクト４０５と
同様にテーパ状に拡開して形成し、埋め込みコンタクト
４０９と接するようにアルミ配線１１０を被着し、図１
の状態に完成させる。
【００３１】図１と図４の関係において、基板１０１は
基板４０１，拡散層１０２は拡散層４０２，ゲート電極
１０３はゲート電極４０３，酸化膜１０４は酸化膜４０
４，埋め込みコンタクト１０５は埋め込みコンタクト４
０５，シリサイド配線１０６はシリサイド配線４０６，
窒化膜１０７は窒化膜４０７，酸化膜１０８は酸化膜４
０８，埋め込みコンタクト１０９は埋め込みコンタクト
４０９にそれぞれ相当する。
基板４０１，拡散層１０２は拡散層４０２，ゲート電極
１０３はゲート電極４０３，酸化膜１０４は酸化膜４０
４，埋め込みコンタクト１０５は埋め込みコンタクト４
０５，シリサイド配線１０６はシリサイド配線４０６，
窒化膜１０７は窒化膜４０７，酸化膜１０８は酸化膜４
０８，埋め込みコンタクト１０９は埋め込みコンタクト
４０９にそれぞれ相当する。
【００３２】図１において、ゲート電極１０３間のマー
ジンは、コンタクトサイズを０．５μｍ（図中Ｄ），コ
ンタクト同士のマージンを０．２μｍ（図中Ｃ），下層
コンタクトの等方性エッチング広がり値を０．２μｍ
（図中Ｂ），コンタクトとゲート電極とのマージンを
０．３μｍ（図中Ａ）とすると、以下の通りとなる。 ゲート電極間隔＝Ｄ＋２Ａ＝１．１μｍ
ジンは、コンタクトサイズを０．５μｍ（図中Ｄ），コ
ンタクト同士のマージンを０．２μｍ（図中Ｃ），下層
コンタクトの等方性エッチング広がり値を０．２μｍ
（図中Ｂ），コンタクトとゲート電極とのマージンを
０．３μｍ（図中Ａ）とすると、以下の通りとなる。 ゲート電極間隔＝Ｄ＋２Ａ＝１．１μｍ
【００３３】ここで、Ｂ≧Ｃの場合は、上記計算でマー
ジンが求まるが、Ｂ＜Ｃの場合は、 ゲート電極間隔＝Ｄ＋２×（Ｃ−Ｂ）＋２Ａ となり、マージンがＣ−Ｂの２倍分だけ増加するため、
本構造は、Ｂ≧Ｃとなるように設定することが要件とな
る。
ジンが求まるが、Ｂ＜Ｃの場合は、 ゲート電極間隔＝Ｄ＋２×（Ｃ−Ｂ）＋２Ａ となり、マージンがＣ−Ｂの２倍分だけ増加するため、
本構造は、Ｂ≧Ｃとなるように設定することが要件とな
る。
【００３４】本実施形態では、図１から明らかなよう
に、ほぼ同径の埋め込みコンタクトが縦に配置される。
また、埋め込みコンタクトとして、コンタクト開口に埋
め込む金属は、タングステンばかりでなく、ポリシリコ
ン或いはその他の金属を用いてもよい。
に、ほぼ同径の埋め込みコンタクトが縦に配置される。
また、埋め込みコンタクトとして、コンタクト開口に埋
め込む金属は、タングステンばかりでなく、ポリシリコ
ン或いはその他の金属を用いてもよい。
【００３５】（実施形態２）図５は、本発明の実施形態
２を示す断面図である。本実施形態では、実施形態１に
示した下層の埋め込みコンタクトをＳＡＣで構成したも
のであり、ＳＡＣの製造方法について以下に説明する。
２を示す断面図である。本実施形態では、実施形態１に
示した下層の埋め込みコンタクトをＳＡＣで構成したも
のであり、ＳＡＣの製造方法について以下に説明する。
【００３６】先ず、半導体基板５０１上にゲート酸化
膜，ゲート電極層，酸化膜を積層形成する。このとき、
ゲート電極５０３上の酸化膜５０４の膜厚をコンタクト
エッチング深さ相当以上に設定する。次に、前記ゲート
電極層及び酸化膜を同時にパターニングし、ゲート電極
５０３と、その直上の酸化膜５０４を形成する。
膜，ゲート電極層，酸化膜を積層形成する。このとき、
ゲート電極５０３上の酸化膜５０４の膜厚をコンタクト
エッチング深さ相当以上に設定する。次に、前記ゲート
電極層及び酸化膜を同時にパターニングし、ゲート電極
５０３と、その直上の酸化膜５０４を形成する。
【００３７】更に、イオン注入の処理を行なって拡散層
５０２を形成し、基板全面に層間絶縁膜５０５を被着
し、層間絶縁膜５０５にコンタクト開口５０６を形成す
る。コンタクト開口５０６のエッチング領域は、図５に
示すようにゲート電極５０３の上部に及んでも、ゲート
電極５０３上の酸化膜５０４がエッチング余裕となり、
コンタクトエッチングがゲート電極５０３に及ぶことは
ない。
５０２を形成し、基板全面に層間絶縁膜５０５を被着
し、層間絶縁膜５０５にコンタクト開口５０６を形成す
る。コンタクト開口５０６のエッチング領域は、図５に
示すようにゲート電極５０３の上部に及んでも、ゲート
電極５０３上の酸化膜５０４がエッチング余裕となり、
コンタクトエッチングがゲート電極５０３に及ぶことは
ない。
【００３８】図５に示す製造方法で形成されたコンタク
トにおいて、ゲート電極５０３に関わるマージンのう
ち、コンタクト開口５０６とゲート電極５０３とのマー
ジンは、上記構造より明らかなようにマイナスマージン
が可能である。即ち、コンタクト開口５０６がゲート電
極５０３と重なっていても良い。また、図５に示すよう
に、コンタクト開口５０６の底部でコンタクト開口内金
属と半導体基板５０１が接触する部分は一定の幅Ｄ’が
必要であるとともに、コンタクト開口内金属と半導体基
板５０１が接触する部分のエッジとゲート電極５０３と
の間隔Ａも確保されなければならない。これらの関係を
まとめると、以下の通りとなる。 コンタクト開口径＝Ｄ＝Ｄ’＋２Ａ＋α ここで、αはコンタクト開口部とゲート電極との重なり
許容値である。
トにおいて、ゲート電極５０３に関わるマージンのう
ち、コンタクト開口５０６とゲート電極５０３とのマー
ジンは、上記構造より明らかなようにマイナスマージン
が可能である。即ち、コンタクト開口５０６がゲート電
極５０３と重なっていても良い。また、図５に示すよう
に、コンタクト開口５０６の底部でコンタクト開口内金
属と半導体基板５０１が接触する部分は一定の幅Ｄ’が
必要であるとともに、コンタクト開口内金属と半導体基
板５０１が接触する部分のエッジとゲート電極５０３と
の間隔Ａも確保されなければならない。これらの関係を
まとめると、以下の通りとなる。 コンタクト開口径＝Ｄ＝Ｄ’＋２Ａ＋α ここで、αはコンタクト開口部とゲート電極との重なり
許容値である。
【００３９】
【発明の効果】以上説明したように本発明によれば、コ
ンタクトを縦積みで構成できるため、コンタクトのアス
ペクト比を従来の約半分に抑えた多層配線構造を得るこ
とができる。また、ゲート電極間隔については、実施形
態１で示したように従来必要としていた間隔以下で構成
することができる。更に、ゲート電極とコンタクトとの
マージンにおいて、実施形態２のごとく上層コンタクト
の位置とゲート電極，下層コンタクトの位置関係をマー
ジン０以下に抑えることができる。このことについて、
さらに詳しく以下に説明する。
ンタクトを縦積みで構成できるため、コンタクトのアス
ペクト比を従来の約半分に抑えた多層配線構造を得るこ
とができる。また、ゲート電極間隔については、実施形
態１で示したように従来必要としていた間隔以下で構成
することができる。更に、ゲート電極とコンタクトとの
マージンにおいて、実施形態２のごとく上層コンタクト
の位置とゲート電極，下層コンタクトの位置関係をマー
ジン０以下に抑えることができる。このことについて、
さらに詳しく以下に説明する。
【００４０】上記実施形態２の説明において明らかなよ
うに、下層コンタクト開口径には、下層コンタクト開口
とゲート電極との重なり許容値αを含んでいる。上層コ
ンタクト開口径をＤ”としたときに、仮にＤ”＝Ｄ’で
あるとすると、上層コンタクトの下層コンタクトに対す
る位置ずれ許容値は、２Ａ＋αとなる。ここで、上層コ
ンタクトのゲート電極に対する位置ずれマージンは直接
問題とはならず、相対的に下層埋め込みコンタクトに対
するマージンを制御する必要があるが、前記αの値は、
ＳＡＣ構造を用いているため、位置ずれマージンよりも
大きい値をとることが可能である。従って、コンタクト
同士の位置ずれマージンは、０以下に設定することがで
きる。
うに、下層コンタクト開口径には、下層コンタクト開口
とゲート電極との重なり許容値αを含んでいる。上層コ
ンタクト開口径をＤ”としたときに、仮にＤ”＝Ｄ’で
あるとすると、上層コンタクトの下層コンタクトに対す
る位置ずれ許容値は、２Ａ＋αとなる。ここで、上層コ
ンタクトのゲート電極に対する位置ずれマージンは直接
問題とはならず、相対的に下層埋め込みコンタクトに対
するマージンを制御する必要があるが、前記αの値は、
ＳＡＣ構造を用いているため、位置ずれマージンよりも
大きい値をとることが可能である。従って、コンタクト
同士の位置ずれマージンは、０以下に設定することがで
きる。
【００４１】このように、本発明の半導体装置の製造方
法を用いることにより、微細加工上問題となるコンタク
トのアスペクト比の悪化、及び、その対策のためのマー
ジン拡大を回避することができる。
法を用いることにより、微細加工上問題となるコンタク
トのアスペクト比の悪化、及び、その対策のためのマー
ジン拡大を回避することができる。
【図１】本発明の実施形態１を示す断面図である。
【図２】従来例を示す断面図である。
【図３】従来例のコンタクトを示す断面図である。
【図４】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図５】本発明の実施形態２に係るＳＡＣ構造を示す断
面図である。
面図である。
【図６】公知例１を製造工程順に示す断面図である。
【図７】公知例２を製造工程順に示す断面図である。
４０１ 基板 ４０２ 拡散層 ４０３ ゲート電極 ４０４ 酸化膜 ４０５ 埋め込みコンタクト ４０６ シリサイド配線 ４０７ 窒化膜 ４０８ 酸化膜 ４０９ 埋め込みコンタクト
Claims (7)
- 【請求項１】 第１の平坦化工程と、第１の開口形成工
程と、第１の導電体埋込工程と、第１のパターニング工
程と、第２の平坦化工程と、第２の開口形成工程と、第
２の導電体埋込工程と、第２のパターニング工程とを行
い、半導体装置上に多層配線構造を形成する半導体装置
の製造方法であって、 半導体装置は、半導体基板上にゲート電極としての第１
の配線層と、前記半導体基板内に第１の配線層と自己整
合的にソース，ドレインとしての不純物拡散層とを設け
ることにより、ＭＯＳＦＥＴを構成するものであり、 第１の平坦化工程は、前記第１の配線層上に被着した第
１の絶縁膜を平坦化する処理であり、 第１の開口形成工程は、前記第１の絶縁膜に、テーパ状
に拡開した開口縁をもつ第１の開口を形成し、前記不純
物拡散層を露出する処理であり、 第１の導電体埋込工程は、前記第１の開口内に第１の導
電体を埋め込む処理であり、 第１のパターニング工程は、前記第１の導電体に接して
被着した第２の配線層をパターニングする処理であり、 第２の平坦化工程は、前記第２の配線層上に被着した第
２の絶縁膜を平坦化する処理であり、 第２の開口形成工程は、前記第２の絶縁膜に、テーパ状
に拡開した開口縁をもつ第２の開口を形成し、前記第１
の導電体を露出する処理であり、 第２の導電体埋込工程は、前記第２の開口内に第２の導
電体を埋め込む処理であり、 第２のパターニング工程は、前記第２の導電体に接する
第３の配線層をパターニングする処理であることを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記第１の平坦化工程は、第１の配線層
上にＢＰＳＧ膜を被着して平坦化した後、窒化膜を被着
する工程を含むことを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項３】 前記第２の平坦化工程は、第２の配線層
上に窒化膜を被着した後、ＢＰＳＧ膜を被着して平坦化
する工程を含むことを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項４】 前記開口形成工程は、絶縁膜を等方性エ
ッチングし、かつ異方性エッチングし、テーパ状に拡開
した開口縁をもつ開口を形成する工程を含むことを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項５】 第１配線層形成工程と、第１のパターニ
ング工程と、イオン注入工程と、第１の開口形成工程
と、第１の導電体埋込工程と、第２のパターニング工程
と、第１の平坦化工程と、第２の開口形成工程と、第２
の導電体埋込工程と、第３のパターニング工程とを有す
る半導体装置の製造方法であって、 第１配線層形成工程は、半導体基板上のゲート酸化膜上
にゲート電極としての第１の配線層と酸化膜を形成する
処理であり、 第１のパターニング工程は、前記第１の配線層と、該第
１の配線層上に被着した酸化膜とをパターニングする処
理であり、 イオン注入工程は、前記半導体基板内に第１の配線層と
自己整合的にソース，ドレインとしての不純物拡散層を
イオン注入によって設ける処理であり、 第１の開口形成工程は、前記酸化膜に被着した第１の絶
縁膜に第１の開口を形成し、前記半導体基板の不純物拡
散層を露出する処理であり、 第１の導電体埋込工程は、前記第１の開口内に第１の導
電体を埋め込む処理であり、 第２のパターニング工程は、前記第１の導電体に接して
被着した第２の配線層をパターニングする処理であり、 第２の平坦化工程は、前記第２の配線層上に被着した第
２の絶縁膜を平坦化する処理であり、 第２の開口形成工程は、前記第２の絶縁膜に第２の開口
を形成し、第１の導電体を露出する処理であり、 第２の導電体埋込工程は、第２の開口内に第２の導電体
を埋め込む処理であり、 第３のパターニング工程は、前記第２の導電体に接した
被着された第３の配線層をパターニングする処理である
ことを特徴とする半導体装置の製造方法。 - 【請求項６】前記ゲート電極上の酸化膜膜厚を、コンタ
クトエッチング深さ相当以上に設定することを特徴とす
る請求項５に記載の半導体装置の製造方法。。 - 【請求項７】 前記第２の平坦化工程は、第２の配線層
上に窒化膜を被着した後、ＢＰＳＧ膜を被着して平坦化
する工程を含むことを特徴とする請求項５に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18311996A JPH1027848A (ja) | 1996-07-12 | 1996-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18311996A JPH1027848A (ja) | 1996-07-12 | 1996-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027848A true JPH1027848A (ja) | 1998-01-27 |
Family
ID=16130127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18311996A Pending JPH1027848A (ja) | 1996-07-12 | 1996-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027848A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010037869A (ko) * | 1999-10-20 | 2001-05-15 | 박종섭 | 반도체 소자의 제조방법 |
-
1996
- 1996-07-12 JP JP18311996A patent/JPH1027848A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010037869A (ko) * | 1999-10-20 | 2001-05-15 | 박종섭 | 반도체 소자의 제조방법 |
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