KR20070080841A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20070080841A
KR20070080841A KR1020070013126A KR20070013126A KR20070080841A KR 20070080841 A KR20070080841 A KR 20070080841A KR 1020070013126 A KR1020070013126 A KR 1020070013126A KR 20070013126 A KR20070013126 A KR 20070013126A KR 20070080841 A KR20070080841 A KR 20070080841A
Authority
KR
South Korea
Prior art keywords
type
region
semiconductor device
drain
gate electrode
Prior art date
Application number
KR1020070013126A
Other languages
English (en)
Inventor
미카 에비하라
도모미츠 리사키
Original Assignee
세이코 인스트루 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 인스트루 가부시키가이샤 filed Critical 세이코 인스트루 가부시키가이샤
Publication of KR20070080841A publication Critical patent/KR20070080841A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 장치의 정전기 보호 소자로서 이용되는 일반적인 드레인 구조를 갖는 NMOS 트랜지스터의 N형 소스와 드레인 확산층 사이에 P형 확산층을 지역적으로 형성함에 의해 유지 전압을 낮은 트리거 전압으로 용이하게 설정할 수 있는 반도체 장치가 제공된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 도시하는 일반적인 NMOS 트랜지스터의 ESD 보호 소자의 개략적 단면도.
도 2은 본 발명의 제2 실시예에 따른 반도체 장치를 도시하는 일반적인 NMOS 트랜지스터의 ESD 보호 소자의 개략적 단면도.
도 3은 종래 기술의 인-확산 NMOS 오프-트랜지스터의 ESD 보호 소자의 단면도.
본 발명은 반도체 장치에 관한 것으로, 특히 정전기로 인해 CMOS 반도체 장치에 손상을 주는 것을 방지하기 위해 이용되는 반도체 장치에 관한 것이다.
현재까지, CMOS 반도체 장치에서, 정전기 방전(이하, ESD라 칭함) 보호 소자로는, 도 3에 도시된 것과 같이 게이트 전극이 기판 전위로 유지되는 종래 기술의 드레인 구조를 갖는 NMOS 트랜지스터가 많은 경우에 이용된다. 이 트랜지스터의 동작 원리는 CMOS 반도체 장치의 최대 동작 전압과 표준 NMOS 트랜지스터에서 브레이크다운을 초래하지 않는 전압 사이의 전압 범위에서 발생하는 트랜지스터의 표면 브레이크다운이 드레인(103b)과 P형 기판(101) 사이의 전류 흐름을 트리거하여 기판(101)의 전위를 증가시켜서, 에미터의 역할을 하는 소스(103a)와 베이스의 역할을 하는 P형 기판 사이에 순방향 바이어스 전압을 야기하여, NPN 바이폴라 동작을 기동하여, 인가된 큰 전기를 방전하도록 하는 것이다. 또한, NMOS 트랜지스터의 채널 길이인 길이 L을 조절하여, 반도체 장치의 최대 동작 전압 이상인 NPN 바이폴러 동작 시의 유지 전압을 용이하게 설정하도록 한다. 전체 전기 전하의 방전을 완료한 후에, 반도체 장치는 정상 상태로 복귀할 수 있다. NMOS 트랜지스터의 브레이크다운 시에 열이 발생할 가능성이 높은 드레인측에 제공되는 N+층의 구조는 ESD 보호 소자의 전류 내성(내열성)을 결정하기 위한 주요 인자이다. N+ 확산층에 대한 불순물로서 인(phosphorus)이 일반적으로 이용되는 경우에는, 생성된 열을 확산하기 위한 구조 즉, 더 깊고 균일한 프로파일이 수득될 수 있다(JP2001-144191A 및 JP 2002-524878A).
그러나, 반도체 소자가 소형화되고 이를 이용하는 전자 장치의 크기가 줄어듦에 따라, CMOS 반도체 장치의 전압 및 게이트 산화물 막의 두께의 감소가 촉진되었고, 종래 기술의 드레인 구조를 갖는 NMOS 트랜지스터를 이용하는 종래 기술의 정전기 보호 회로에서는 표면 브레이크다운이 발생하기 이전에 전압이 게이트 산화물 막 브레이크다운에 도달하거나 또는 CMOS 반도체 장치가 정전 보호 회로가 동작하기 이전에 정전기로 인해 손상되는 문제점이 있다.
본 발명의 목적은 저 비용 및 작은 점유 영역을 가지면서, 동작 전압(트리거 전압) 및 유지 전압을 임의로 저 레벨로 설정할 수 있는 정전기 보호 소자를 제공하는 것으로, 이는 종래 기술의 드레인 구조를 갖는 NMOS 트랜지스터를 이용하는 종래 기술의 정전기 보호 회로에서는 얻어질 수 없었다.
상술한 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치는 이하의 수단을 채용한다.
(1) P형 반도체 기판 상에 형성된 P형 웰 영역; 게이트 산화물 막을 통해 상기 P형 웰 영역 상에 형성된 전계 산화물 막; 게이트 산화막을 통해 P형 웰 영역 상에 형성된 게이트 전극; 전계 산화물 막 및 게이트 전극에 의해 둘러싸인 N형 소스 영역 및 드레인 영역; N형 소스 영역 및 드레인 영역 사이에 지역적으로 형성되며 P형 웰 영역보다 높은 농도를 갖는 P형 영역; 상기 게이트 전극, N형 소스 영역 및 드레인 영역, 및 그 상위층에 형성된 배선을 전기적으로 절연하기 위한 층간 유전막; 및 상기 배선, 상기 게이트 전극, 및 N형 소스 영역 및 드레인 영역을 서로 전기적으로 접속하기 위한 접촉 홀을 포함하는 반도체 장치가 제공된다.
(2) N형 소스 영역 및 드레인 영역들 사이의 전체 영역에 P형 영역이 형성되는 반도체 장치가 제공된다.
(3) N형 소스 영역 및 드레인 영역들 사이에 형성된 P형 영역내에 도입되는 불순물의 농도가 1E16 내지 1E20 atoms/㎤으로 설정되는 반도체 장치가 제공된다.
(4) N형 소스 영역 및 드레인 영역들내에 도입되는 불순물이 인인 반도체 장치가 제공된다.
(5) N형 소스 영역 및 드레인 영역들이 인 및 비소의 불순물이 도입되는 2중 확산 구조를 갖는 반도체 장치가 제공된다.
본 발명에 따르면, 종래 기술의 드레인 구조를 갖는 NMOS 트랜지스터를 이용하는 정전기 보호 회로에 P형 불순물이 도입되어, 트리거 전압 및 유지 전압을 용이하게 저 레벨로 유지할 수 있는 소자를 수득할 수 있도록 하며, 이는 종래 기술의 드레인 구조를 갖는 NMOS 트랜지스터를 이용하는 종래 기술의 정전기 보호 회로에서는 획득될 수 없었다. 결과적으로, ESD로부터, 전압이 감소된, CMOS 트랜지스터를 보호할 수 있는 ESD 보호 회로를 얻을 수 있어서, 복수개의 IC에서 현저한 효과를 얻을 수 있다.
이하, 본 발명의 양호한 실시예가 첨부된 도면을 참조로 기술된다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 도시하는 일반적인 드레인 구조를 갖는 NMOS 트랜지스터의 개략적 횡단면도이다.
NMOS 트랜지스터는 P형 실리콘 반도체 기판(101) 상에 형성된 P형 웰 영역(102), 상기 P형 웰 영역(102) 상에 형성된 게이트 산화물 막(106) 및 폴리실리콘 게이트 전극(105), 실리콘 기판의 표면상의 게이트 전극의 양 단부에서 고농도로 형성된 N형 소스 확산층(103a)과 N형 드레인 확산층(103b) 사이에서 지역적으로 형성된 고농도의 P형 확산층(104), 및 P형 웰 영역(102)의 전위를 받아들이도록 제공되는 고농도의 P형 확산층(107)을 포함한다. N형 드레인 확산층(103b)은 배선을 통해 입력/출력 단자에 접속되며, N형 소스 확산층(103a), P형 웰 영역(102)의 전 위를 받아들이도록 제공되는 P형 확산층(107) 및 폴리실리콘 게이트 전극(105)은 기준 전위인 Vss 배선에 접속된다. 또한, 층간 유전체 막(도시 없음)이 형성되며, 여기서는 배선, 게이트 전극, 및 N형 소스 및 드레인 확산층을 전기적으로 접속하도록 제공되는 접촉 홀(도시 없음)이 축적된다. 소자 분리를 위해 소자들 사이에 전계 산화물 막(108) 및 채널 정지 영역(109)이 형성된다. 상기 반도체 기판이 반드시 이용되는 것은 아니다. 다르게는, NMOS 트랜지스터를 형성하기 위해서는 N형 실리콘 반도체 기판이 이용될 수 있다.
포지티브 전하가 입력/출력 단자에 들어가는 경우, N형 드레인 확산층(103b)과 N형 소스 확산층(103a) 사이에 형성된 P형 확산층(104)의 N+P 다이오드는 브레이크다운하여, 트리거 전압을 야기한다. 다음으로, P형 웰 영역(102) 내로 전류가 흐르도록 하고, N형 드레인 확산층, P형 웰 층 및 N형 소스 확산층을 포함하는 NPN 트랜지스터의 바이폴러 동작이 턴 온되어, 전하를 신속히 방전할 수 있도록 한다. N형 드레인 확산층 및 P형 확산층 각각의 농도를 변경함에 의해, 최대 정격 이상에서 게이트 산화물막 브레이크다운 전압 이하로 트리거 전압을 용이하게 설정할 수 있다. P형 확산층을 형성하기 위하여, BF2 이온 또는 보론 이온이 1×1012atoms/㎠ 내지 1×1016atoms/㎠ 선량(dose amount) 도입된다. 이 양을 농도로 환원하면, 약 1×1016atoms/㎤ 내지 1×1020atoms/㎤ 농도가 얻어진다. 또한, P형 확산층은 N형 소스 확산층과 N형 드레인 확산층 사이에 형성되어, 펀치 쓰루를 억제하고 길이(L) 를 감소한다.
또한, 도 1에 도시된 것처럼, 게이트 전극 바로 아래에 형성되는 N형 소스 확산층(103a)과 P형 확산층(104) 사이의 간격(D1)이 변경되어, NPN 트랜지스터의 바이폴러 동작 시에 유지 전압을 임의 값으로 용이하게 설정할 수 있도록 한다. 또한, P형 확산층의 농도를 변경함에 의해, 유지 전압을 임의값으로 용이하게 설정할 수 있다.
N+P 다이오드의 브레이크다운시 열이 발생할 가능성이 높은 N형 드레인 확산층으로 인하여, 깊고 균일한 농도 프로파일이 취득되는 인이 열 발생을 확산하기 위해 이용된다. 결과적으로, ESD 보호 소자의 열 저항성을 개선하는 것이 가능하다. 또한, N형 소스 및 드레인 확산층이 형성되는 경우에 N형 소스 및 드레인 확산층내에 도입될 불순물로서 인 및 비소가 이용되는 이중 확산층을 채용하는 것이 가능하다. 비소의 도입을 통해, N+P 다이오드의 브레이크다운 압력을 용이하게 감소하는 것이 가능하다.
또한, 게이트 전극이 기준 전위(Vss)에 결선되어, 누설 전류를 억제하는 것이 가능하도록 한다. 게이트 전극은 반드시 제공될 필요는 없음에 주목한다.
(제2 실시예)
도 2는 본 발명의 제2 실시예에 따른 반도체 장치에서의 일반적인 드레인 구조를 갖는 NMOS 트랜지스터의 개략적인 횡단면도이다.
도 2에 도시된 것처럼, P형 확산층이 N형 소스와 드레인 확산층 사이의 게이트 바로 아래에 제공되는 전체 영역상에 형성된다.
본 발명에 따르면, 종래 기술의 드레인 구조를 갖는 NMOS 트랜지스터를 이용하는 정전기 보호 회로에 P형 불순물이 도입되어, 트리거 전압 및 유지 전압을 용이하게 저 레벨로 유지할 수 있는 소자를 수득할 수 있도록 하며, 이는 종래 기술의 드레인 구조를 갖는 NMOS 트랜지스터를 이용하는 종래 기술의 정전기 보호 회로에서는 획득될 수 없었다. 결과적으로, ESD로부터, 전압이 감소된, CMOS 트랜지스터를 보호할 수 있는 ESD 보호 회로를 얻을 수 있어서, 복수개의 IC에서 현저한 효과를 얻을 수 있다.

Claims (7)

  1. 반도체 장치로서,
    반도체 기판;
    상기 반도체 기판내에 배치된 P형 웰 영역;
    상기 P형 웰 영역상에 배치되며 능동 소자 영역을 둘러싸는 전계 산화물 막;
    상기 능동 소자 영역 상에 배치된 게이트 산화물 막 상에 배치된 게이트 전극;
    상기 전계 산화물 막 및 게이트 전극에 의해 둘러싸인 N형 소스 영역 및 드레인 영역;
    상기 N형 드레인 영역과 접촉하며, 상기 N형 소스 영역 및 드레인 영역 사이에 형성되며, 상기 P형 웰 영역 보다 높은 농도를 갖는 P형 영역;
    상기 게이트 전극 위에 형성된 배선층으로부터 상기 N형 소스 영역 및 드레인 영역을 전기적으로 절연하기 위한 층간 유전체층; 및
    상기 게이트 전극 및 N형 소스 영역 및 드레인 영역을 상기 배선층에 전기적으로 접속시키기 위하여 상기 층간 유전체층내에 제공되는 접촉 홀
    을 포함하는 반도체 장치.
  2. 청구항 1에 있어서, 상기 반도체 기판은 N형 및 P형 중 하나의 도전성을 갖는, 반도체 장치.
  3. 청구항 1에 있어서, 상기 P형 영역은 상기 N형 소스 영역과 드레인 영역 사이의 전체 영역 상에 형성되는, 반도체 장치.
  4. 청구항 1에 있어서, 상기 P형 영역은 상기 N형 소스 영역과 드레인 영역 사이의 전체 영역 상에 형성되는, 반도체 장치.
  5. 청구항 1에 있어서, 상기 P형 영역내에 도입되는 불순물의 농도는 1×1016atoms/㎤ 내지 1×1020atoms/㎤ 인, 반도체 장치.
  6. 청구항 1에 있어서, 상기 N형 소스 영역과 드레인 영역내에 도입되는 분순물은 인(phosphorus)인, 반도체 장치.
  7. 청구항 1에 있어서, 상기 N형 소스 영역 및 드레인 영역은 인 및 비소의 불순물이 도입되는 이중 확산 구조를 갖는, 반도체 장치.
KR1020070013126A 2006-02-08 2007-02-08 반도체 장치 KR20070080841A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006031210A JP2007214267A (ja) 2006-02-08 2006-02-08 半導体装置
JPJP-P-2006-00031210 2006-02-08

Publications (1)

Publication Number Publication Date
KR20070080841A true KR20070080841A (ko) 2007-08-13

Family

ID=38470769

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070013126A KR20070080841A (ko) 2006-02-08 2007-02-08 반도체 장치

Country Status (5)

Country Link
US (1) US20070205466A1 (ko)
JP (1) JP2007214267A (ko)
KR (1) KR20070080841A (ko)
CN (1) CN101017822A (ko)
TW (1) TW200746392A (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101281909B (zh) * 2008-05-28 2010-04-21 浙江大学 Nmos管嵌入式双向可控硅静电防护器件
US7723823B2 (en) * 2008-07-24 2010-05-25 Freescale Semiconductor, Inc. Buried asymmetric junction ESD protection device
JP5296450B2 (ja) 2008-08-13 2013-09-25 セイコーインスツル株式会社 半導体装置
JP5361419B2 (ja) * 2009-01-29 2013-12-04 セイコーインスツル株式会社 半導体装置
JP5463698B2 (ja) * 2009-03-12 2014-04-09 富士電機株式会社 半導体素子、半導体装置および半導体素子の製造方法
JP2010251522A (ja) * 2009-04-15 2010-11-04 Panasonic Corp 半導体装置及びその製造方法
JP5511353B2 (ja) * 2009-12-14 2014-06-04 セイコーインスツル株式会社 半導体装置
CN102290340A (zh) * 2011-07-21 2011-12-21 中国科学院微电子研究所 一种改变静电保护器件触发电压的方法及装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6118171A (ja) * 1984-07-04 1986-01-27 Hitachi Ltd 半導体装置
JPS6269660A (ja) * 1985-09-24 1987-03-30 Toshiba Corp 静電保護回路
US5248624A (en) * 1991-08-23 1993-09-28 Exar Corporation Method of making isolated vertical pnp transistor in a complementary bicmos process with eeprom memory
JPH0653497A (ja) * 1991-08-23 1994-02-25 Nec Corp 入出力保護回路を備えた半導体装置
JP2894966B2 (ja) * 1994-04-01 1999-05-24 松下電器産業株式会社 非対称ｍｏｓ型半導体装置及びその製造方法、ならびに該半導体装置を含む静電破壊保護回路
US5686321A (en) * 1994-07-15 1997-11-11 United Microelectronics Corp. Local punchthrough stop for ultra large scale integration devices
JP2956626B2 (ja) * 1996-12-12 1999-10-04 日本電気株式会社 Ｍｏｓ型半導体装置の製造方法
JP4417445B2 (ja) * 1997-04-04 2010-02-17 聯華電子股▲ふん▼有限公司 半導体装置及びその製造方法
JPH10284616A (ja) * 1997-04-10 1998-10-23 Nippon Motorola Ltd 半導体集積回路の製造方法

Also Published As

Publication number Publication date
TW200746392A (en) 2007-12-16
JP2007214267A (ja) 2007-08-23
US20070205466A1 (en) 2007-09-06
CN101017822A (zh) 2007-08-15

Similar Documents

Publication Publication Date Title
CN100468723C (zh) 用于集成电路中的静电放电保护的电路和方法
US7285458B2 (en) Method for forming an ESD protection circuit
KR100517770B1 (ko) 정전기 방전 보호 소자
KR20070080841A (ko) 반도체 장치
KR101559588B1 (ko) 반도체 장치
JP2009512184A (ja) 静電気放電保護デバイス
US7420252B2 (en) LDMOS device with improved ESD performance
KR20140141848A (ko) Esd 트랜지스터
US20070235809A1 (en) Semiconductor device
KR101015531B1 (ko) 정전기 보호 소자 및 그 제조 방법
KR100335527B1 (ko) 정전보호회로로서형성되는반도체소자
KR20090098237A (ko) 높은 홀딩 전압을 갖는 스택형 실리콘 제어 정류기를구비한 정전기 방전 보호소자
US20110079847A1 (en) Semiconductor Device
JP2011142242A (ja) Ｅｓｄ保護素子、半導体装置およびプラズマディスプレイ装置
JP2012094797A (ja) 半導体装置及びその製造方法
JP2007059543A (ja) Ｅｓｄ保護回路及びｅｓｄ保護回路製造方法
JP3036448B2 (ja) 半導体装置
KR100591125B1 (ko) 정전기적 방전으로부터의 보호를 위한 게이트 접지 엔모스트랜지스터
JP2001102461A (ja) 入力保護回路
KR20010029964A (ko) 반도체 집적회로용 입출력 보호 장치
JP2002094012A (ja) Ｓｏｉ集積回路用ｅｓｄ保護素子
KR100240684B1 (ko) 반도체장치의 이에스디 보호회로
JP2002093999A (ja) Ｓｏｉ集積回路用ｅｓｄ保護素子
JP2004221316A (ja) 半導体装置
CN102468302A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid