JPS6118171A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6118171A JPS6118171A JP59137174A JP13717484A JPS6118171A JP S6118171 A JPS6118171 A JP S6118171A JP 59137174 A JP59137174 A JP 59137174A JP 13717484 A JP13717484 A JP 13717484A JP S6118171 A JPS6118171 A JP S6118171A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は内部回路と静電保護回路をともに２重拡散ドレ
イン構造として形成し、さらに静電保護回路の耐圧低下
を防止し得る半導体装置に関するものである。
イン構造として形成し、さらに静電保護回路の耐圧低下
を防止し得る半導体装置に関するものである。
［背景技術］
デバイス構造の微細化によって、ゲート酸化膜が薄くな
り、ソースおよびドレインの拡散層の深さが浅くなり、
またゲートチャネル長が短くなっている。このためデバ
イス内部は高電界となり、この高電界によって空乏層内
のキャリヤが加速されゲート酸化膜に注入される、いわ
ゆるホットキャリヤ現象が生じる。このホットキャリヤ
は伝達コンダクタンスの劣化やしきい値ｖｔｈ変動等の
問題を起こしている。この対策としてソースおよびドレ
インの拡散層をＡｓ （ヒ素）、Ｐ（リン）の２重拡散
構造とした２重拡散ドレイン構造が一般に採用されてい
る（日経マグロウヒル社発行、日経エレクトロニクス別
冊「マイクロデバイセズ」、第８２ページ参照）。
り、ソースおよびドレインの拡散層の深さが浅くなり、
またゲートチャネル長が短くなっている。このためデバ
イス内部は高電界となり、この高電界によって空乏層内
のキャリヤが加速されゲート酸化膜に注入される、いわ
ゆるホットキャリヤ現象が生じる。このホットキャリヤ
は伝達コンダクタンスの劣化やしきい値ｖｔｈ変動等の
問題を起こしている。この対策としてソースおよびドレ
インの拡散層をＡｓ （ヒ素）、Ｐ（リン）の２重拡散
構造とした２重拡散ドレイン構造が一般に採用されてい
る（日経マグロウヒル社発行、日経エレクトロニクス別
冊「マイクロデバイセズ」、第８２ページ参照）。
一方、半導体装置の静電破壊対策も重要なテーマのひと
つであって、クランプＭＯＳ素子と入力拡散抵抗とによ
って形成された静電保護回路が知られている。そしてこ
の静電保護回路を、２重拡散ドレイン構造のマスクＲＯ
Ｍを有した内部回路と同一基板内に形成した半導体装置
が一般に広く用いられている。ここで２重拡散ドレイン
構造のマスクＲＯＭとは、書込みのためのしきい値制御
をゲートチャネルへの高濃度イオン打込みによって行っ
ているＲＯＭをいう。
つであって、クランプＭＯＳ素子と入力拡散抵抗とによ
って形成された静電保護回路が知られている。そしてこ
の静電保護回路を、２重拡散ドレイン構造のマスクＲＯ
Ｍを有した内部回路と同一基板内に形成した半導体装置
が一般に広く用いられている。ここで２重拡散ドレイン
構造のマスクＲＯＭとは、書込みのためのしきい値制御
をゲートチャネルへの高濃度イオン打込みによって行っ
ているＲＯＭをいう。
このような構造の半導体装置を第１図に示すデバイス断
面図を参照して説明する。第１図において、符号１はＰ
型シリコン半導体基板である。この基板１に内部回路２
のＭＯＳ素子Ｃ図において右側）と静電保護回路３の入
力拡散抵抗とクランプＭＯＳ素子（図において左側）と
が形成されている。内部回路２において、符号２１．２
２はそれぞれＡｓおよびＰによる拡散層であって、下層
のＰ拡散層は上層のＡｓ拡散層よりも濃度が低く２重拡
散ドレイン構造を呈している。また、静電保護回路３に
おいて、符号３１．３２はそれぞれＡｓによる拡散層で
あって、Ａｓ拡散層３２はクランプＭＯＳ素子のソース
と入力拡散抵抗とを兼ねている。Ａｓ拡散層３１はクラ
ンプＭＯＳ素子のドレインである。符号４は比較的厚い
５ｉ０２酸化膜、符号５はＰＳＧ （リンシリケートグ
ラス）等の層間絶縁膜、符号６はアルミニウム引出し電
極、符号７はゲート酸化膜、そして符号８はポリシリコ
ンのゲート電極である。
面図を参照して説明する。第１図において、符号１はＰ
型シリコン半導体基板である。この基板１に内部回路２
のＭＯＳ素子Ｃ図において右側）と静電保護回路３の入
力拡散抵抗とクランプＭＯＳ素子（図において左側）と
が形成されている。内部回路２において、符号２１．２
２はそれぞれＡｓおよびＰによる拡散層であって、下層
のＰ拡散層は上層のＡｓ拡散層よりも濃度が低く２重拡
散ドレイン構造を呈している。また、静電保護回路３に
おいて、符号３１．３２はそれぞれＡｓによる拡散層で
あって、Ａｓ拡散層３２はクランプＭＯＳ素子のソース
と入力拡散抵抗とを兼ねている。Ａｓ拡散層３１はクラ
ンプＭＯＳ素子のドレインである。符号４は比較的厚い
５ｉ０２酸化膜、符号５はＰＳＧ （リンシリケートグ
ラス）等の層間絶縁膜、符号６はアルミニウム引出し電
極、符号７はゲート酸化膜、そして符号８はポリシリコ
ンのゲート電極である。
第１図かられかるように、本発明者等は、内部素子に対
しては２重拡散ドレイン構造、クランプＭＯＳ素子に対
しては１重拡散ドレイン構造を採用している。このこと
は、内部素子に対して施したホットキャリヤ対策の２重
拡散ドレイン構造を、クランプＭＯＳ素子にも採用する
とクランプＭＯＳ素子のドレイン耐圧が高くなりすぎ保
護素子としての役割をはださなくなるからである。この
ため、２重拡散ドレイン構造のＰ拡散層２２のイオン打
込みの際に、クランプＭＯＳ素子にマスクを施してＰイ
オンの打込みを防止するようにしていた。
しては２重拡散ドレイン構造、クランプＭＯＳ素子に対
しては１重拡散ドレイン構造を採用している。このこと
は、内部素子に対して施したホットキャリヤ対策の２重
拡散ドレイン構造を、クランプＭＯＳ素子にも採用する
とクランプＭＯＳ素子のドレイン耐圧が高くなりすぎ保
護素子としての役割をはださなくなるからである。この
ため、２重拡散ドレイン構造のＰ拡散層２２のイオン打
込みの際に、クランプＭＯＳ素子にマスクを施してＰイ
オンの打込みを防止するようにしていた。
しかし、このような技術においては、クランプＭＯＳ素
子のマスクのためにホトレジスト工程が一工程増えコス
トの上昇につながるという問題点が生じ、これに対する
解決が望まれるところである。
子のマスクのためにホトレジスト工程が一工程増えコス
トの上昇につながるという問題点が生じ、これに対する
解決が望まれるところである。
［発明の目的コ 一
本発明の目的は、内部回路のＭＯＳ素子に対してホット
キャリヤ対策の２重拡散ドレイン構造を形成するととも
に、静電保護回路のクランプＭＯＳ素子に対しても同様
に２重拡散ドレイン構造を採用するが、その静電破壊耐
圧を低下させることなく、かつ、製造工程を複雑化する
ことのない半導体装置を提供するものである。
キャリヤ対策の２重拡散ドレイン構造を形成するととも
に、静電保護回路のクランプＭＯＳ素子に対しても同様
に２重拡散ドレイン構造を採用するが、その静電破壊耐
圧を低下させることなく、かつ、製造工程を複雑化する
ことのない半導体装置を提供するものである。
本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、内部回路のＭＯＳ素子も静電保護回路のクラ
ンプＭＯＳ素子もともに２重拡散ドレイン構造とし、マ
スクＲＯＭ素子の書込みのためのｖｔｈ制御時に用いる
メモリパターン用マスクを利用してクランプＭＯＳ素子
のゲートチャネルにイオン打込みを行ってこのゲートチ
ャネルを高濃度チャネルドープ層としている。このため
、クランプＭＯＳ素子を１重拡散ドレインとする工程が
不要であり、高濃度チャネルドープ層によって空乏層の
幅が狭くなりクランプＭＯ３のドレイン耐圧を下げ静電
破壊耐圧を向上することができる。
ンプＭＯＳ素子もともに２重拡散ドレイン構造とし、マ
スクＲＯＭ素子の書込みのためのｖｔｈ制御時に用いる
メモリパターン用マスクを利用してクランプＭＯＳ素子
のゲートチャネルにイオン打込みを行ってこのゲートチ
ャネルを高濃度チャネルドープ層としている。このため
、クランプＭＯＳ素子を１重拡散ドレインとする工程が
不要であり、高濃度チャネルドープ層によって空乏層の
幅が狭くなりクランプＭＯ３のドレイン耐圧を下げ静電
破壊耐圧を向上することができる。
［実施例］
本発明の半導体装置の一実施例を第２図を参照して以下
に説明する。
に説明する。
第２図において、符号１０はＰ型シリコン半導体基板で
ある。この基板１０に内部回路２０のＭＯＳ素子（図に
おいて右側）と静電保護回路３０の入力拡散抵抗とクラ
ンプＭＯＳ素子（図において左側）とがともに形成され
ている。
ある。この基板１０に内部回路２０のＭＯＳ素子（図に
おいて右側）と静電保護回路３０の入力拡散抵抗とクラ
ンプＭＯＳ素子（図において左側）とがともに形成され
ている。
内部回路２０としては、たとえば、マスクＲＯＭやマス
クＲＯＭ内蔵のシングルチップマイクロコンピュータ等
である。このマスクＲＯＭの書込みは、書き込むべきメ
モリ素子のゲートチャネルにイオン打込みを行い高濃度
チャネルドープ層とすることによってなされている（書
き込まれたメモリ素子のｖｔｈが高くなる）、、また、
書き込みを行わないメモリ素子に対してはこのイオン打
込みを行わない。従って、Ａｓ打込みによるＮ１拡散層
２０１とＰ打込みによるＮ〜拡散層２０２とより成る２
重拡散ドレイン構造とゲート酸化膜２０７およびポリシ
リコンのゲート電極２０８とを形成した状態で、所要の
メモリパターンのホトマスク工程を経て高濃度のＢ（ボ
ロン）打込みによってメモリ書込みができる。なお、符
号２０４は比較的厚いＳｉ○２酸化膜（フィールド酸化
膜）、符号２０５はＰＳＧ等の層間絶縁膜、符号２０６
はソースおよびドレインのアルミニウム引出し電極であ
る。
クＲＯＭ内蔵のシングルチップマイクロコンピュータ等
である。このマスクＲＯＭの書込みは、書き込むべきメ
モリ素子のゲートチャネルにイオン打込みを行い高濃度
チャネルドープ層とすることによってなされている（書
き込まれたメモリ素子のｖｔｈが高くなる）、、また、
書き込みを行わないメモリ素子に対してはこのイオン打
込みを行わない。従って、Ａｓ打込みによるＮ１拡散層
２０１とＰ打込みによるＮ〜拡散層２０２とより成る２
重拡散ドレイン構造とゲート酸化膜２０７およびポリシ
リコンのゲート電極２０８とを形成した状態で、所要の
メモリパターンのホトマスク工程を経て高濃度のＢ（ボ
ロン）打込みによってメモリ書込みができる。なお、符
号２０４は比較的厚いＳｉ○２酸化膜（フィールド酸化
膜）、符号２０５はＰＳＧ等の層間絶縁膜、符号２０６
はソースおよびドレインのアルミニウム引出し電極であ
る。
静電保護回路３０は、同様にＡｓ打込みによるＮ＋拡散
層３０１，３０２とＰ打込みによるＮ−拡散層３０３，
３０４とより成る２重拡散ドレイン構造となされている
。これらのＮ＋拡散層３０１．３０２とＮ−拡散層３０
３，３０４は、内部回路のＮ＋拡散層２０１とＮ−拡散
層２０２のイオン打込み時に同時にイオン打込みが行わ
れている。従って、内部回路２０を２重拡散ドレイン構
造とし静電保護回路３０を１重拡散ドレイン構造とする
際に必要としたホトレジスト工程は不要である。Ｎ＋拡
散層３０２とＮ−拡散層３０４は。
層３０１，３０２とＰ打込みによるＮ−拡散層３０３，
３０４とより成る２重拡散ドレイン構造となされている
。これらのＮ＋拡散層３０１．３０２とＮ−拡散層３０
３，３０４は、内部回路のＮ＋拡散層２０１とＮ−拡散
層２０２のイオン打込み時に同時にイオン打込みが行わ
れている。従って、内部回路２０を２重拡散ドレイン構
造とし静電保護回路３０を１重拡散ドレイン構造とする
際に必要としたホトレジスト工程は不要である。Ｎ＋拡
散層３０２とＮ−拡散層３０４は。
クランプＭＯＳ素子のソースと静電保護回路３０の入力
拡散抵抗とを形成し、この入力拡散抵抗の一端側はアル
ミニウム引出し電極３１０によって入力パッド（図示せ
ず）に接続され、他端側のアルミニウム引出し電極３１
１は入力回路２０側に接続される。また、ゲート酸化膜
３１７の上層のポリシリコンゲート電極３１８とクラン
プＭＯＳ素子のドレインのアルミニウム引出し電極３１
２とはそれぞれ接地電位に落されて静電保護回路３０を
形成する。符号３１４，３１５は、内部回路２０と同様
に、各々、フィールド酸化膜およびＰＳＧ等の層間絶縁
膜である。
拡散抵抗とを形成し、この入力拡散抵抗の一端側はアル
ミニウム引出し電極３１０によって入力パッド（図示せ
ず）に接続され、他端側のアルミニウム引出し電極３１
１は入力回路２０側に接続される。また、ゲート酸化膜
３１７の上層のポリシリコンゲート電極３１８とクラン
プＭＯＳ素子のドレインのアルミニウム引出し電極３１
２とはそれぞれ接地電位に落されて静電保護回路３０を
形成する。符号３１４，３１５は、内部回路２０と同様
に、各々、フィールド酸化膜およびＰＳＧ等の層間絶縁
膜である。
本発明の半導体装置は、内部回路２０と静電保護回路３
０がともに２重拡散ドレイン構造を有している。しかし
ながら、内部回路２０のメモリパターン形成時のイオン
打込み時に、静電保護回路３０にもこの高濃度Ｂ１イオ
ンを打込むようにしている。このため静電保護回路３０
のクランプＭＯＳ素子のゲートチャネルはＰ＋型の高濃
度チャネルドープ層３０５として形成されている。この
高濃度チャネルドープ層３０５の形成は、メモリパター
ン形成時のホトレジスト工程を利用しているので余分の
製造工程が追加されることはない。
０がともに２重拡散ドレイン構造を有している。しかし
ながら、内部回路２０のメモリパターン形成時のイオン
打込み時に、静電保護回路３０にもこの高濃度Ｂ１イオ
ンを打込むようにしている。このため静電保護回路３０
のクランプＭＯＳ素子のゲートチャネルはＰ＋型の高濃
度チャネルドープ層３０５として形成されている。この
高濃度チャネルドープ層３０５の形成は、メモリパター
ン形成時のホトレジスト工程を利用しているので余分の
製造工程が追加されることはない。
このようにして、２重拡散ドレイン構造を有したクラン
プＭＯＳ素子であるにもかかわらずゲートチャネルに高
濃度のＰ＋型の拡散層を形成したので、空乏層が狭くな
り、従って、接合耐圧を下げることができ静電破壊耐圧
を上げることが理解される。
プＭＯＳ素子であるにもかかわらずゲートチャネルに高
濃度のＰ＋型の拡散層を形成したので、空乏層が狭くな
り、従って、接合耐圧を下げることができ静電破壊耐圧
を上げることが理解される。
［効果コ
（１）静電保護回路と内部回路をともに２重拡散ドレイ
ン構造としているので、静電保護回路を１重拡散ドレイ
ン構造とするためのホトレジスト工程が不要となり、工
程の簡略化をはかれるという効果が得られる。
ン構造としているので、静電保護回路を１重拡散ドレイ
ン構造とするためのホトレジスト工程が不要となり、工
程の簡略化をはかれるという効果が得られる。
（２）さらに、静電保護回路を２重拡散ドレイン構造と
したにもかかわらず、内部回路の書込み時のホトレジス
ト工程を用いてクランプＭＯＳ素子に高濃度チャネルド
ープ層を形成しているので、空乏層のひろがりを抑える
ことができ静電破壊耐圧の向上をはかることができると
いう効果が得られる。
したにもかかわらず、内部回路の書込み時のホトレジス
ト工程を用いてクランプＭＯＳ素子に高濃度チャネルド
ープ層を形成しているので、空乏層のひろがりを抑える
ことができ静電破壊耐圧の向上をはかることができると
いう効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々可能で
あることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々可能で
あることはいうまでもない。
［利用分野］
本発明は、２重拡散ドレイン構造であってイオン打込み
による書込みを行うＲＯＭを有した内部回路と、クラン
プＭＯＳ素子を有した静電保護回路とを同一基板内に形
成する半導体装置に適用できる。
による書込みを行うＲＯＭを有した内部回路と、クラン
プＭＯＳ素子を有した静電保護回路とを同一基板内に形
成する半導体装置に適用できる。
第１図は従来の内部回路と静電保護回路との一例を示す
断面構造図、 第２図は本発明による半導体装置の一実施例を示す内部
回路と静電保護回路の素子断面構造図である。 １．１０・・・半導体基板、２，２０・・・内部回路（
ＭＯＳ素子） 、３．３０・・・静電保護回路（クラン
プＭＯＳ素子） 、４，２０４，３１４・・・Ｓｉｏ２
酸化膜、５，２０５，３１５・・・層間絶縁膜、６．２
０６，３１０，３１２・・・アルミニウム引出し電極、
７，２０７，３１７・・・ゲート酸化膜、８．２０８，
３１８・・・ゲート電極、２１，３１゜３２．２０１，
３０１，３０２・・・Ｎ＋型抵拡散層２２．２０２，３
０３，３０４・・・Ｎ−型拡散層、第 １ 図 第 ２ 図 ｕＪ
断面構造図、 第２図は本発明による半導体装置の一実施例を示す内部
回路と静電保護回路の素子断面構造図である。 １．１０・・・半導体基板、２，２０・・・内部回路（
ＭＯＳ素子） 、３．３０・・・静電保護回路（クラン
プＭＯＳ素子） 、４，２０４，３１４・・・Ｓｉｏ２
酸化膜、５，２０５，３１５・・・層間絶縁膜、６．２
０６，３１０，３１２・・・アルミニウム引出し電極、
７，２０７，３１７・・・ゲート酸化膜、８．２０８，
３１８・・・ゲート電極、２１，３１゜３２．２０１，
３０１，３０２・・・Ｎ＋型抵拡散層２２．２０２，３
０３，３０４・・・Ｎ−型拡散層、第 １ 図 第 ２ 図 ｕＪ
Claims (1)
- １、２重拡散ドレイン構造を有し、かつ、書込みのため
のしきい値制御をゲートチャネルへのイオン打込みによ
って行うＲＯＭ素子より成る内部回路と、２重拡散ドレ
イン構造を有し、かつ、前記イオン打込みがゲートチャ
ネルに行われるクランプＭＯＳ素子より成る静電保護回
路とを同一半導体基板内に有した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137174A JPS6118171A (ja) | 1984-07-04 | 1984-07-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137174A JPS6118171A (ja) | 1984-07-04 | 1984-07-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6118171A true JPS6118171A (ja) | 1986-01-27 |
Family
ID=15192541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137174A Pending JPS6118171A (ja) | 1984-07-04 | 1984-07-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6118171A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276346A (en) * | 1983-12-26 | 1994-01-04 | Hitachi, Ltd. | Semiconductor integrated circuit device having protective/output elements and internal circuits |
| US5610089A (en) * | 1983-12-26 | 1997-03-11 | Hitachi, Ltd. | Method of fabrication of semiconductor integrated circuit device |
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1984
- 1984-07-04 JP JP59137174A patent/JPS6118171A/ja active Pending
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