JPS6337667A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6337667A JPS6337667A JP18129586A JP18129586A JPS6337667A JP S6337667 A JPS6337667 A JP S6337667A JP 18129586 A JP18129586 A JP 18129586A JP 18129586 A JP18129586 A JP 18129586A JP S6337667 A JPS6337667 A JP S6337667A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
一導電型半導体基板上にゲート電極を形成した後、ゲー
ト電極を越えてチャネル領域とソース・ドレイン形成領
域とに、不純物イオン、例えば、高濃度に一導電型不純
物イオンを注入する。そうすれば、パンチスルーが防止
できると共に、ソースおよびドレイン領域の耐圧・寄生
容量にも悪影響を与えなくて済む。
ト電極を越えてチャネル領域とソース・ドレイン形成領
域とに、不純物イオン、例えば、高濃度に一導電型不純
物イオンを注入する。そうすれば、パンチスルーが防止
できると共に、ソースおよびドレイン領域の耐圧・寄生
容量にも悪影響を与えなくて済む。
［産業上の利用分野］
本発明は、半導体装置の製造方法のうち、電界効果型半
導体装置（ＭＩＳＦＥＴ）の製造方法に関する。
導体装置（ＭＩＳＦＥＴ）の製造方法に関する。
ＭＯＳ ）ランジスタからなる半導体集積回路（ＭＯＳ
ＩＣ）は、バイポーラトランジスタと比べて高度に集積
化ができるため、ＲＡＭやＲＯＭなどのメモリ回路やそ
の他の電子回路に広範囲に使用されている。
ＩＣ）は、バイポーラトランジスタと比べて高度に集積
化ができるため、ＲＡＭやＲＯＭなどのメモリ回路やそ
の他の電子回路に広範囲に使用されている。
しかし、ＩＣが高集積化、微細化されてきた現在では、
ＩＣ特性に悪影響を与えるシッートチャネル効果が現れ
て、その抑制が大きな課題となっている。
ＩＣ特性に悪影響を与えるシッートチャネル効果が現れ
て、その抑制が大きな課題となっている。
［従来の技術と発明が解決しようとする問題点」第３図
はＭＯＳ半導体素子（ＭＯＳ ）ランジスタ）の断面概
要図を示しており、１はｎ型シリコン基板、２はゲート
絶縁膜、３はゲート電極、４はフィールド絶縁膜、５は
ｐ＋型のソース領域またはドレイン領域、６はチャネル
領域である。このようなＭＯＳ半導体素子において、半
導体技術の進歩と共に素子そのものも微細化され、チャ
ネル領域６のチャネル長しが１〜２μｍと極めて短くな
ってきたために、ショートチャネル効果が生じ、特に、
パンチスルー（Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ ）が問題
となってきた。
はＭＯＳ半導体素子（ＭＯＳ ）ランジスタ）の断面概
要図を示しており、１はｎ型シリコン基板、２はゲート
絶縁膜、３はゲート電極、４はフィールド絶縁膜、５は
ｐ＋型のソース領域またはドレイン領域、６はチャネル
領域である。このようなＭＯＳ半導体素子において、半
導体技術の進歩と共に素子そのものも微細化され、チャ
ネル領域６のチャネル長しが１〜２μｍと極めて短くな
ってきたために、ショートチャネル効果が生じ、特に、
パンチスルー（Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ ）が問題
となってきた。
ショートチャネル効果とは、チャネル長しが短くなって
くると、スレーショルド電圧ｖｔｈが急激に低下したり
、ソース・ドレインの耐圧が急激に低下して、甚だしい
場合はソース・ドレイン間のパンチスルーを起こす等の
素子特性の劣化が現れることである。
くると、スレーショルド電圧ｖｔｈが急激に低下したり
、ソース・ドレインの耐圧が急激に低下して、甚だしい
場合はソース・ドレイン間のパンチスルーを起こす等の
素子特性の劣化が現れることである。
このようなショートチャネル効果のうち、特にパンチス
ルーを解消させるための対策として、従来、第４図に示
すような構造が採られている。同図において、第３図と
同一の部位には同一記号を付けているが、その他の６１
は、チャネル領域６のうちの低濃度なｎ−型領域、６２
は同じく高濃度なｎ°型領領域ある。即ち、高濃度なｎ
＋型領領域６２形成すると、チャネル領域での空乏層の
拡がりが少なくなって、ソース・ドレイン間のパンチス
ルーをなくすることができる。
ルーを解消させるための対策として、従来、第４図に示
すような構造が採られている。同図において、第３図と
同一の部位には同一記号を付けているが、その他の６１
は、チャネル領域６のうちの低濃度なｎ−型領域、６２
は同じく高濃度なｎ°型領領域ある。即ち、高濃度なｎ
＋型領領域６２形成すると、チャネル領域での空乏層の
拡がりが少なくなって、ソース・ドレイン間のパンチス
ルーをなくすることができる。
ところが、第４図に示すように、ｎ＋型領領域６２ｐ＋
型のソース領域およびドレイン領域５に接触して形成す
れば、他方で、ソース・ドレイン形成領域の寄生容量が
増加して、且つ、ソース・ドレインの接合耐圧が低下す
る問題が起こる。
型のソース領域およびドレイン領域５に接触して形成す
れば、他方で、ソース・ドレイン形成領域の寄生容量が
増加して、且つ、ソース・ドレインの接合耐圧が低下す
る問題が起こる。
本発明は、ソース・ドレインの寄生容量や耐圧に影響を
与えることなく、パンチスルーを解消させる製造方法を
提案するものである。
与えることなく、パンチスルーを解消させる製造方法を
提案するものである。
［問題点を解決するための手段〕
その目的は、一導電型半導体基板上にゲート絶縁膜を介
してゲート電極を形成した後、ゲート電極を越えてチャ
ネル領域およびソース・ドレイン形成領域に不純物イオ
ン、例えば、高濃度な一導電型不純物イオンを注入する
工程が含まれる製造方法によって達成される。
してゲート電極を形成した後、ゲート電極を越えてチャ
ネル領域およびソース・ドレイン形成領域に不純物イオ
ン、例えば、高濃度な一導電型不純物イオンを注入する
工程が含まれる製造方法によって達成される。
［作用コ
即ち、本発明は、ゲート電極を越えてチャネル領域とソ
ース・ドレイン形成領域とに、不純物イオン、例えば、
高濃度な一導電型不純物イオンを注入する。そうすれば
、チャネル領域では高濃度な不純物領域（第４図におけ
るｎ＋型領領域６２が表層に近い位置に形成されるが、
他方のソース・ドレイン形成領域ではソース・ドレイン
領域と離れて形成される。従って、その高濃度な不純物
領域によってパンチスルーが防止でき、且つ、ソースお
よびドレイン領域の耐圧・寄生容量には影響を与えない
。
ース・ドレイン形成領域とに、不純物イオン、例えば、
高濃度な一導電型不純物イオンを注入する。そうすれば
、チャネル領域では高濃度な不純物領域（第４図におけ
るｎ＋型領領域６２が表層に近い位置に形成されるが、
他方のソース・ドレイン形成領域ではソース・ドレイン
領域と離れて形成される。従って、その高濃度な不純物
領域によってパンチスルーが防止でき、且つ、ソースお
よびドレイン領域の耐圧・寄生容量には影響を与えない
。
［実施例コ
以下、図面を参照して実施例によって詳細に説明する。
第１図（ａｌ〜ｔｅｌは本発明にかかる製造方法の工程
順断面図で、まず、同図（ａｌに示すように、公知の製
法によって、ｎ型シリコン基板１１上に、酸化シリコン
（ＳｉＯｚ）膜からなるフィールド絶縁膜１４（１〜２
μｍ程度）を生成し、ゲート絶縁膜１２（膜厚数百人程
度）を形成する。
順断面図で、まず、同図（ａｌに示すように、公知の製
法によって、ｎ型シリコン基板１１上に、酸化シリコン
（ＳｉＯｚ）膜からなるフィールド絶縁膜１４（１〜２
μｍ程度）を生成し、ゲート絶縁膜１２（膜厚数百人程
度）を形成する。
次いで、第１図（ｂｌに示すように、フィールド絶縁１
ｉ １４をマスクにして、上面から硼素イオンを注入し
、ゲート絶縁膜１２を透過させて、ｎ−型の領域６１を
形成する。これはスレーショルド電圧ＶＬｈを調整する
ための工程で、ｐ型の硼素イオンをｎ型シリコン基板に
注入して、不純物を相殺して、低濃度のｎ−型領域６１
に形成するもので、その厚さは１０００〜１５００人程
度にする。
ｉ １４をマスクにして、上面から硼素イオンを注入し
、ゲート絶縁膜１２を透過させて、ｎ−型の領域６１を
形成する。これはスレーショルド電圧ＶＬｈを調整する
ための工程で、ｐ型の硼素イオンをｎ型シリコン基板に
注入して、不純物を相殺して、低濃度のｎ−型領域６１
に形成するもので、その厚さは１０００〜１５００人程
度にする。
なお、従来の形成法は、このｖｔｈの調整工程の直後に
高濃度なｎ＋型領領域後記の領域６３）を同時に注入し
ていたが、本発明ではｎ＋型領領域後記のように分離し
ておこなう。
高濃度なｎ＋型領領域後記の領域６３）を同時に注入し
ていたが、本発明ではｎ＋型領領域後記のように分離し
ておこなう。
次いで、第１図（Ｃ）に示すように、公知の製法によっ
て、多結晶シリコン膜を被着し、パターンニングしてゲ
ート電極１３を形成する。
て、多結晶シリコン膜を被着し、パターンニングしてゲ
ート電極１３を形成する。
次いで、第１図＋ｄ）に示すように、ゲート電ｉ１３を
越えてチャネル領域６およびソース・ドレイン形成領域
に高濃度に燐イオンを注入して、ｎ＋型領領域６３形成
する。この注入の際、数百ＫｅＶの高加速電圧を印加す
ると、図示のように、ゲート電極１３を透過して、ｎ−
型領域６１の下にｎ＋型領領域６３形成し、且つ、ソー
ス・ドレイン形成領域では温かに下層にｎ“型領域６３
を形成することができる。燐イオンのドーズ量は１Ｏ１
２〜り一程度に高くする。
越えてチャネル領域６およびソース・ドレイン形成領域
に高濃度に燐イオンを注入して、ｎ＋型領領域６３形成
する。この注入の際、数百ＫｅＶの高加速電圧を印加す
ると、図示のように、ゲート電極１３を透過して、ｎ−
型領域６１の下にｎ＋型領領域６３形成し、且つ、ソー
ス・ドレイン形成領域では温かに下層にｎ“型領域６３
を形成することができる。燐イオンのドーズ量は１Ｏ１
２〜り一程度に高くする。
次いで、第１図（ｅ）に示すように、ゲート電極１３お
よびフィールド絶縁膜１４をマスクにして、上面から硼
素イオンを注入し、熱処理してｐ＋型のソースおよびド
レイン領域５を形成する。この熱処理によって、上記の
ｎ−型領域６１．ｎ＋型領域６３も同時に画定される。
よびフィールド絶縁膜１４をマスクにして、上面から硼
素イオンを注入し、熱処理してｐ＋型のソースおよびド
レイン領域５を形成する。この熱処理によって、上記の
ｎ−型領域６１．ｎ＋型領域６３も同時に画定される。
なお、この熱処理は、本例のように、最後に同時におこ
なわず、注入した直後にそれぞれ個々に熱処理しても良
い、また、本実施例はｎ＋型領領域６３注入した後、ｐ
“型のソースおよびドレイン領域５を注入形成したが、
その逆の形成工程、即ち、ソースおよびドレイン領域５
を形成した後、ｎ゛型領領域６３形成しても良い（第１
図Ｆｄｌと（ｅｌとを逆にしても良い）。
なわず、注入した直後にそれぞれ個々に熱処理しても良
い、また、本実施例はｎ＋型領領域６３注入した後、ｐ
“型のソースおよびドレイン領域５を注入形成したが、
その逆の形成工程、即ち、ソースおよびドレイン領域５
を形成した後、ｎ゛型領領域６３形成しても良い（第１
図Ｆｄｌと（ｅｌとを逆にしても良い）。
このような製造方法によれば、ソース領域とドレイン領
域とが対向したチャネル領域６では、高濃度なｎ１型領
域６３が介在しているため、空乏層の拡がりが抑制され
て、パンチスルーは解消され、且つ、ソースおよびドレ
イン領域５の下部ではｎゝ型領領域６３離れて形成され
ているため、耐圧を低下させるがことなく、且つ、寄生
容量も小さくできる。従って、ＭＯＳ半導体素子は高性
能・高品質化される。
域とが対向したチャネル領域６では、高濃度なｎ１型領
域６３が介在しているため、空乏層の拡がりが抑制され
て、パンチスルーは解消され、且つ、ソースおよびドレ
イン領域５の下部ではｎゝ型領領域６３離れて形成され
ているため、耐圧を低下させるがことなく、且つ、寄生
容量も小さくできる。従って、ＭＯＳ半導体素子は高性
能・高品質化される。
尚、本製造方法は他の製造方法にも適用できる。
即ち、第２図は上記実施例のｎ＋型領領域６３代わりに
絶縁領域６５を介在させている構造で、これはソース・
ドレインのパンチスルー耐圧の低下を防止することを主
眼にした形成方法であるが、このような構造にも本発明
を適用し、第１図（ｄ）の工程の燐イオンの代わりに、
酸素イオンを高加速電圧で打ち込めば、第２図に示すよ
うな構造に形成され、高性能・高品質化される。
絶縁領域６５を介在させている構造で、これはソース・
ドレインのパンチスルー耐圧の低下を防止することを主
眼にした形成方法であるが、このような構造にも本発明
を適用し、第１図（ｄ）の工程の燐イオンの代わりに、
酸素イオンを高加速電圧で打ち込めば、第２図に示すよ
うな構造に形成され、高性能・高品質化される。
［発明の効果］
以上の実施例の説明から明らかなように、本発明によれ
ばパンチスルーを解消させて、ＭＯＳ Ｉ Ｃの品質・
性能の向上に顕著に寄与するものである。
ばパンチスルーを解消させて、ＭＯＳ Ｉ Ｃの品質・
性能の向上に顕著に寄与するものである。
第１図（ａ）〜（ｅ）は本発明にかかる製造方法の工程
順断面図、 第２図は本発明にかかる他の製造方法の工程図、第３図
、第４図は従来のＭＯＳ半導体素子の断面図である。 図において、 １．１１はｎ型シリコン基板、 ２．１２はゲート絶縁膜、 ３．１３はゲート電極、 ４．１４はフィールド絶縁膜（Ｓｉ０２膜）、５はｐ＋
＋ソース・ドレイン領域、 ６はチャネル右頁域、 ６１はｎ−型領域（チャネル領域）、 ６２、６３はｎ＋型領領域 ６５は絶縁領域 を示している。 ４発明ｒ＃−＃ｊイむ軸π話４エネｉ回第２ＶＭ ｆま峯ｔ）ＭＯ３’Ｆａイもｆ知幹勿の第３図 収１表角裡−ＭＯ５半導Ａ苓秦）の計ｉバ■第４図
順断面図、 第２図は本発明にかかる他の製造方法の工程図、第３図
、第４図は従来のＭＯＳ半導体素子の断面図である。 図において、 １．１１はｎ型シリコン基板、 ２．１２はゲート絶縁膜、 ３．１３はゲート電極、 ４．１４はフィールド絶縁膜（Ｓｉ０２膜）、５はｐ＋
＋ソース・ドレイン領域、 ６はチャネル右頁域、 ６１はｎ−型領域（チャネル領域）、 ６２、６３はｎ＋型領領域 ６５は絶縁領域 を示している。 ４発明ｒ＃−＃ｊイむ軸π話４エネｉ回第２ＶＭ ｆま峯ｔ）ＭＯ３’Ｆａイもｆ知幹勿の第３図 収１表角裡−ＭＯ５半導Ａ苓秦）の計ｉバ■第４図
Claims (2)
- （１）一導電型半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成した後、チャネル領域とソースおよびド
レイン形成領域とに不純物イオンを注入する工程が含ま
れてなることを特徴とする半導体装置の製造方法。 - （２）前記不純物イオンは半導体基板と同一導電型不純
物イオンであり、該半導体基板より高濃度となるように
多量の不純物イオンを注入する工程が含まれてなること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18129586A JPS6337667A (ja) | 1986-07-31 | 1986-07-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18129586A JPS6337667A (ja) | 1986-07-31 | 1986-07-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6337667A true JPS6337667A (ja) | 1988-02-18 |
Family
ID=16098181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18129586A Pending JPS6337667A (ja) | 1986-07-31 | 1986-07-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6337667A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012045A (ja) * | 1983-07-04 | 1985-01-22 | 赤星 良 | 手術用臓器圧排器具固定装置 |
| JPH02142189A (ja) * | 1988-11-22 | 1990-05-31 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPH0818047A (ja) * | 1994-06-27 | 1996-01-19 | Nec Corp | Ｍｉｓｆｅｔおよびその製造方法 |
| EP0749165A2 (en) * | 1995-06-16 | 1996-12-18 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor in insulated semiconductor substrate and manufacturing method thereof |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS508484A (ja) * | 1973-05-21 | 1975-01-28 | ||
| JPS5492075A (en) * | 1977-12-28 | 1979-07-20 | Seiko Epson Corp | Semiconductor device |
| JPS559454A (en) * | 1978-07-05 | 1980-01-23 | Nec Corp | Short channel mis type electric field effective transistor |
| JPS57138178A (en) * | 1981-02-20 | 1982-08-26 | Hitachi Ltd | Field-defect semiconductor device |
| JPS5925242A (ja) * | 1983-07-11 | 1984-02-09 | Hitachi Ltd | 半導体装置 |
| JPS6151873A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体装置の製造方法 |
-
1986
- 1986-07-31 JP JP18129586A patent/JPS6337667A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS508484A (ja) * | 1973-05-21 | 1975-01-28 | ||
| JPS5492075A (en) * | 1977-12-28 | 1979-07-20 | Seiko Epson Corp | Semiconductor device |
| JPS559454A (en) * | 1978-07-05 | 1980-01-23 | Nec Corp | Short channel mis type electric field effective transistor |
| JPS57138178A (en) * | 1981-02-20 | 1982-08-26 | Hitachi Ltd | Field-defect semiconductor device |
| JPS5925242A (ja) * | 1983-07-11 | 1984-02-09 | Hitachi Ltd | 半導体装置 |
| JPS6151873A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012045A (ja) * | 1983-07-04 | 1985-01-22 | 赤星 良 | 手術用臓器圧排器具固定装置 |
| JPH02142189A (ja) * | 1988-11-22 | 1990-05-31 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPH0818047A (ja) * | 1994-06-27 | 1996-01-19 | Nec Corp | Ｍｉｓｆｅｔおよびその製造方法 |
| EP0749165A2 (en) * | 1995-06-16 | 1996-12-18 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor in insulated semiconductor substrate and manufacturing method thereof |
| EP0749165A3 (en) * | 1995-06-16 | 1997-09-24 | Mitsubishi Electric Corp | Thin film transistor over an insulated semiconductor substrate and method of manufacture |
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