JPS5925242A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5925242A JPS5925242A JP12471383A JP12471383A JPS5925242A JP S5925242 A JPS5925242 A JP S5925242A JP 12471383 A JP12471383 A JP 12471383A JP 12471383 A JP12471383 A JP 12471383A JP S5925242 A JPS5925242 A JP S5925242A
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- Japan
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- channel
- channel stopper
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高集積へ・１０ｓ−ＬＳＩを構成する微細なＭ
ＯＳ）ランジスタにおいて、≠−子を侍）生をｊｊ４わ
ない新しいチャネルストッパの構造と形成法に関するも
のでちる。
ＯＳ）ランジスタにおいて、≠−子を侍）生をｊｊ４わ
ない新しいチャネルストッパの構造と形成法に関するも
のでちる。
従来、ｈｉＯ８，ＬｓＩにおいて素子間の寄生ＭＯ３効
果を防止するため、第１図に示すように厚いフィールド
酸化１ｙ：４ （Ｓ ｉ Ｏ２） １の下にｐ形ンリコ
ン基板２よりも高い不純物濃度を有するｐ形チャネルス
トッパ３が形成されている。しかし、このチャネルスト
ッパ３は熱拡散により素子領域に入り込み、特に素子領
域の１ｌｌｉｌ ’ｖＶが小さい場合には、チャネルス
トッパはＭ ＯＳ ｌ・ランジスタ特性に影響を与える
。例えば、素子領域Ｗが小さくなった場合には、チャネ
ルストッパの侵入によりへ４．ＯＳトランジスタのしき
い値電圧Ｖｔｈや基板効果定数■（や接合容量Ｃｊが増
太し、素子の性能が損われる。このチャネルストッパの
素子領域への侵入は、従来のチャネルストッパの形成法
が第２図に示すように、選択酸化のマスクとなるナイト
ライド酸（ＳＩ３Ｎ４）４をチャネルストッパを形成す
るだめのボロンイオン５の打ぢ込みのマスクに用い（第
２ ［＞＋＋Ａ） ）、 その後、ノワいフィールド酸
化１摸６を高温長時間の熱酸化にＪ、り形成−１°るだ
め（第２図０Ｊ））、この熱工程でチャオルストッパの
ｐ形層７が横方向にも拡散し、素子領域に入シ込むため
である（第２図（Ｃ））。なお、２０】はレジスト、２
０２はＳｉＯ□膜、２０３ ｔｄ： ｎ ’ト形層、２
０４はゲート電極である。
果を防止するため、第１図に示すように厚いフィールド
酸化１ｙ：４ （Ｓ ｉ Ｏ２） １の下にｐ形ンリコ
ン基板２よりも高い不純物濃度を有するｐ形チャネルス
トッパ３が形成されている。しかし、このチャネルスト
ッパ３は熱拡散により素子領域に入り込み、特に素子領
域の１ｌｌｉｌ ’ｖＶが小さい場合には、チャネルス
トッパはＭ ＯＳ ｌ・ランジスタ特性に影響を与える
。例えば、素子領域Ｗが小さくなった場合には、チャネ
ルストッパの侵入によりへ４．ＯＳトランジスタのしき
い値電圧Ｖｔｈや基板効果定数■（や接合容量Ｃｊが増
太し、素子の性能が損われる。このチャネルストッパの
素子領域への侵入は、従来のチャネルストッパの形成法
が第２図に示すように、選択酸化のマスクとなるナイト
ライド酸（ＳＩ３Ｎ４）４をチャネルストッパを形成す
るだめのボロンイオン５の打ぢ込みのマスクに用い（第
２ ［＞＋＋Ａ） ）、 その後、ノワいフィールド酸
化１摸６を高温長時間の熱酸化にＪ、り形成−１°るだ
め（第２図０Ｊ））、この熱工程でチャオルストッパの
ｐ形層７が横方向にも拡散し、素子領域に入シ込むため
である（第２図（Ｃ））。なお、２０】はレジスト、２
０２はＳｉＯ□膜、２０３ ｔｄ： ｎ ’ト形層、２
０４はゲート電極である。
本発明（ｄ、上記従来法の欠点を改善し、微＋Ｉ’ｔｌ
ｌなべｔｏｓｈランジスタのｌｌ′存１生を」貝わず、
さＣ）にｔ″ＩＪ、δ川なｈ４． ＯＳ ＋・ランジス
タのパンチスル耐圧を向上させる新しいチャネルストッ
パの構造と形成法を提供するものである。このため、本
考案では厚いフィールド酸化＋＋ｇを形成した後、厚い
フィールド酸化膜を通して高エネルギーを有する不純；
吻イオンをイオン打込みしてチャネルストッパを形成し
、さらに、素子領域の／リコン基５）、フ内深くにイオ
ン打ち込与さＪしでできだチャネルスト、ハ吉同−の小
机物層を［ｖ［ＯＳ トランジスタのパンチスルストッ
パに用いることを特徴とし−Ｃいる。
ｌなべｔｏｓｈランジスタのｌｌ′存１生を」貝わず、
さＣ）にｔ″ＩＪ、δ川なｈ４． ＯＳ ＋・ランジス
タのパンチスル耐圧を向上させる新しいチャネルストッ
パの構造と形成法を提供するものである。このため、本
考案では厚いフィールド酸化＋＋ｇを形成した後、厚い
フィールド酸化膜を通して高エネルギーを有する不純；
吻イオンをイオン打込みしてチャネルストッパを形成し
、さらに、素子領域の／リコン基５）、フ内深くにイオ
ン打ち込与さＪしでできだチャネルスト、ハ吉同−の小
机物層を［ｖ［ＯＳ トランジスタのパンチスルストッ
パに用いることを特徴とし−Ｃいる。
第３図は本発明によるチャネルストッパの構造を示すも
のである。上記の様に、ヂャネルストッパであるｌ）層
８は例えば２００Ｔぐ０７以上の高エネルギを有するボ
ロンイオンの厚いフィールド酸化膜９を迎しての打ち込
みによって形成されたものであり、さらに素子領域の内
７Ｘ（１深く、例えば０５〜０８）Ｌｌｌｌのところし
Ｃ１，１：高エネルギーの１オン打し込・ノ４によっで
形１ノ之さ扛たｐｌｌＪ０が存ｒ［する。３・を子］偵
域ｉ／ｌ−ヘｌ０３Ｉ・ランジスタが形成さｔしだ１・
５合（・こし、」１１，６子の動作に関係するのは／リ
コン基板１１表面から約０５μｍ以内の領域であるため
、１層１０の素子特性に力える影響は非常に小さい。
のである。上記の様に、ヂャネルストッパであるｌ）層
８は例えば２００Ｔぐ０７以上の高エネルギを有するボ
ロンイオンの厚いフィールド酸化膜９を迎しての打ち込
みによって形成されたものであり、さらに素子領域の内
７Ｘ（１深く、例えば０５〜０８）Ｌｌｌｌのところし
Ｃ１，１：高エネルギーの１オン打し込・ノ４によっで
形１ノ之さ扛たｐｌｌＪ０が存ｒ［する。３・を子］偵
域ｉ／ｌ−ヘｌ０３Ｉ・ランジスタが形成さｔしだ１・
５合（・こし、」１１，６子の動作に関係するのは／リ
コン基板１１表面から約０５μｍ以内の領域であるため
、１層１０の素子特性に力える影響は非常に小さい。
この１層１０はＭＯ８Ｉ−ランジスタのチャオ・ル長が
短かくなった場合に短チヤネル効果を軽減さ一田、さら
にドレイン・ソース間のパンチスル耐圧全向上させるだ
めのパンチスルストッパとしての役割を果す。
短かくなった場合に短チヤネル効果を軽減さ一田、さら
にドレイン・ソース間のパンチスル耐圧全向上させるだ
めのパンチスルストッパとしての役割を果す。
第４図はＮ＋ｏｓトランジスタのしきい値電圧ｖｔｈの
チャネル幅Ｗに対する依存性を示したものである。図面
において従来構造４０１では既に述べたようにチャネル
幅Ｗが小さくなるとともにチャネルストッパの影ｆｙ＋
＋によりしきい値電圧は増加しでいくが、本発明による
構造４０２ではしきい値電圧はほとんど変化せず、好゛
ましい素子特性を示し７でいる。第５図、第６図はそれ
ぞれ素子領域の幅Ｗに対する基板効果定数Ｋ、拡ｔ１り
層接合容量Ｃの依存性を示したものである。同図におい
て基板効果定数と拡散層接合客月ｅ」−それぞｔｔ］［
〜πＷが長い場合の値で規格化されている。従来＋１り
造５０１６０１では幅Ｗが小さくなるにつれチャネルス
トッパの影響により基板効果定数にと拡散層容量Ｃｊが
大きくなり、素子特性が損われているが、本名ｊＪＪに
よる構造Ｊ ０２ ＋ ６０２では幅〜■に対する依存
性は非常に小さく、ＬＳＩを設計する土で好寸しい特性
をカえ−Ｃいる。第７図はＭＯＳトランジスタのしきい
値電圧ｖｔｈのチャネル長依存性を示したものであり、
本発明による構造７０２のＩ特徴が現われでいる。即ち
、従来構造７０１の場合には、チャネル長が短くなると
しきい値′ｒｌ圧のヂ、Ｙネル長依存性が大きくなり、
チャネル長のバラツキによるしきい値電圧のバラツキが
大きくなるが、本発明（でよる構造ではチャネルストッ
パと同時に形成ざ〕ｔたパンチスルートッパカ存在する
プこめにしきい値電圧のチャネル長依存性が小さく、し
きい値電圧のバラツキは非常に小さくなる。
チャネル幅Ｗに対する依存性を示したものである。図面
において従来構造４０１では既に述べたようにチャネル
幅Ｗが小さくなるとともにチャネルストッパの影ｆｙ＋
＋によりしきい値電圧は増加しでいくが、本発明による
構造４０２ではしきい値電圧はほとんど変化せず、好゛
ましい素子特性を示し７でいる。第５図、第６図はそれ
ぞれ素子領域の幅Ｗに対する基板効果定数Ｋ、拡ｔ１り
層接合容量Ｃの依存性を示したものである。同図におい
て基板効果定数と拡散層接合客月ｅ」−それぞｔｔ］［
〜πＷが長い場合の値で規格化されている。従来＋１り
造５０１６０１では幅Ｗが小さくなるにつれチャネルス
トッパの影響により基板効果定数にと拡散層容量Ｃｊが
大きくなり、素子特性が損われているが、本名ｊＪＪに
よる構造Ｊ ０２ ＋ ６０２では幅〜■に対する依存
性は非常に小さく、ＬＳＩを設計する土で好寸しい特性
をカえ−Ｃいる。第７図はＭＯＳトランジスタのしきい
値電圧ｖｔｈのチャネル長依存性を示したものであり、
本発明による構造７０２のＩ特徴が現われでいる。即ち
、従来構造７０１の場合には、チャネル長が短くなると
しきい値′ｒｌ圧のヂ、Ｙネル長依存性が大きくなり、
チャネル長のバラツキによるしきい値電圧のバラツキが
大きくなるが、本発明（でよる構造ではチャネルストッ
パと同時に形成ざ〕ｔたパンチスルートッパカ存在する
プこめにしきい値電圧のチャネル長依存性が小さく、し
きい値電圧のバラツキは非常に小さくなる。
次に本発明による構造の形成法について述べる。
第８図に第１の形成法を示す。才ず最初に低濃度ｐ形シ
リコン是板１２表面に２０〜５０ ｎ ｍの剪いＳ ＋
（Ｊ ２１１ｍ １３を形成し、さらにその上に選択
酸化のマスクきなる］、 ００〜１５０ ＩＴ ｍの５
ｉ３Ｎ４１１瘍１４を形成する（第８図（Ａ））。次に
Ｓｉ３Ｎイ膜をマスクに選択酸化をおこない、０６〜０
８μＩ１１の厚いフィールド酸化膜（Ｓ１０□）１５を
形成する（第８図（ＩＪ））。次にｂ ＋ −＋ Ｎ
４ ＩＩＩＪ４を除去し、２０〜５０ ｎ ｍの薄いゲ
ート酸化膜１３′を形成した後、ボロンイオン８０１を
２００〜４００ＫｅＶの高いエネルギーで（０，５−２
）ｘｌｏ Ｃｍ ウェハ全面に打ちＬへむ。なお、
ボロンの２価のイオンを用い、１価のボロンイオンの１
／２のエネルギーでイオン打ち込ノドしてもよい。
リコン是板１２表面に２０〜５０ ｎ ｍの剪いＳ ＋
（Ｊ ２１１ｍ １３を形成し、さらにその上に選択
酸化のマスクきなる］、 ００〜１５０ ＩＴ ｍの５
ｉ３Ｎ４１１瘍１４を形成する（第８図（Ａ））。次に
Ｓｉ３Ｎイ膜をマスクに選択酸化をおこない、０６〜０
８μＩ１１の厚いフィールド酸化膜（Ｓ１０□）１５を
形成する（第８図（ＩＪ））。次にｂ ＋ −＋ Ｎ
４ ＩＩＩＪ４を除去し、２０〜５０ ｎ ｍの薄いゲ
ート酸化膜１３′を形成した後、ボロンイオン８０１を
２００〜４００ＫｅＶの高いエネルギーで（０，５−２
）ｘｌｏ Ｃｍ ウェハ全面に打ちＬへむ。なお、
ボロンの２価のイオンを用い、１価のボロンイオンの１
／２のエネルギーでイオン打ち込ノドしてもよい。
この時、ボロンイオンｌ３４−は厚いフィールド酸化１
１！％Ｉ５を】ＩＴ＋ シてンリコン基板１２に打ち込
まれ、ｐ形チャネルストッパ１６が形成され、フィール
ド酸化１１慎下の寄生ぺ４．ＯＳトラ／ジスクのしきい
値１匡圧はｌＱＶ、ｌＪ、」二ノイｉ（ｆカＴ！＄ら、
！′Ｌ／）。さらにシリコン内部深くにパンチスルース
トッパ１７が形成される（第８は１（Ｃ））。次に素子
領域に微細なＮ・ＩＯＳトランジスタ（ソース、ドレイ
ン１１ ” 領域８０２ゲート肛極８０３ ）を形成し
、ｆｌｔｌｌ （ｉ！ＩＩ性の良い高性能素子特性を得
ることができる（第８図（Ｂ））。
１！％Ｉ５を】ＩＴ＋ シてンリコン基板１２に打ち込
まれ、ｐ形チャネルストッパ１６が形成され、フィール
ド酸化１１慎下の寄生ぺ４．ＯＳトラ／ジスクのしきい
値１匡圧はｌＱＶ、ｌＪ、」二ノイｉ（ｆカＴ！＄ら、
！′Ｌ／）。さらにシリコン内部深くにパンチスルース
トッパ１７が形成される（第８は１（Ｃ））。次に素子
領域に微細なＮ・ＩＯＳトランジスタ（ソース、ドレイ
ン１１ ” 領域８０２ゲート肛極８０３ ）を形成し
、ｆｌｔｌｌ （ｉ！ＩＩ性の良い高性能素子特性を得
ることができる（第８図（Ｂ））。
第９図は本発明による第２図の形成法である。
本形成法では薄いゲート酸化膜１３’ を形成した後、
０３〜０．５μ＋ｎの多結晶シリコン１８を堆積させ、
その後、ボロンイオンＢ＋ ８０１を３００ＫｅＶ以上
の高エネルギーでイオン打ち込みする（第９図（Ａ））
。この」場合は、多結晶シリコンを通してボロンイオン
が打ち込みされるため、シリコン内部のボロンの打ち込
み深さは第１の実施例の場合よりも０３μｍ程度曵くな
る。この方法により形成さｆ’Ｌる構造（第９図（Ｂ）
）では、パンチスルストッパ１９が表面近くに形成され
るため、＋１４−高濃度拡散層２０の低面は低濃度 Ｊ
′ノ＋）コン基板と接し、接合容量低減の点で奸才しい
。
０３〜０．５μ＋ｎの多結晶シリコン１８を堆積させ、
その後、ボロンイオンＢ＋ ８０１を３００ＫｅＶ以上
の高エネルギーでイオン打ち込みする（第９図（Ａ））
。この」場合は、多結晶シリコンを通してボロンイオン
が打ち込みされるため、シリコン内部のボロンの打ち込
み深さは第１の実施例の場合よりも０３μｍ程度曵くな
る。この方法により形成さｆ’Ｌる構造（第９図（Ｂ）
）では、パンチスルストッパ１９が表面近くに形成され
るため、＋１４−高濃度拡散層２０の低面は低濃度 Ｊ
′ノ＋）コン基板と接し、接合容量低減の点で奸才しい
。
第１０図は第３の形成法であり、薄いゲート酸化膜１３
′を形成した後、多結晶シリコンを堆積させ、ホトエッ
ヂフグ法により多結晶シリコンゲート電極２２を形成し
た後、高エネルギーのボロンイオン１３８０１を打ち込
みする方法である。
′を形成した後、多結晶シリコンを堆積させ、ホトエッ
ヂフグ法により多結晶シリコンゲート電極２２を形成し
た後、高エネルギーのボロンイオン１３８０１を打ち込
みする方法である。
この場合にはゲー ト電極下のパンチスルストッパ２３
の深さは浅くなる。
の深さは浅くなる。
第１１図は第４の形成法であり、ｉ専いゲート酸化膜１
３′ を形成した後、ソース、ドレイン拡散層が形成さ
れる領域のみにホトレジスト膜２５を残し、ゲート電極
下のみに深いパンチスルス）ｙバ２６を形成する方法で
ある。
３′ を形成した後、ソース、ドレイン拡散層が形成さ
れる領域のみにホトレジスト膜２５を残し、ゲート電極
下のみに深いパンチスルス）ｙバ２６を形成する方法で
ある。
第１２図は第５の形成法であり、０５〜１．０μｒＴｌ
の厚い５ｉｎ２膜２７を部分的に除去し７で素子となる
領域を形成し、薄いゲート酸化膜２８全形成した後、ホ
トレジスト膜２９を０６〜１５ノ月１１ウェハ全面に塗
布する。この場合、ホトレジスト膜は表面段差の大きい
領域に厚く塗布される。
の厚い５ｉｎ２膜２７を部分的に除去し７で素子となる
領域を形成し、薄いゲート酸化膜２８全形成した後、ホ
トレジスト膜２９を０６〜１５ノ月１１ウェハ全面に塗
布する。この場合、ホトレジスト膜は表面段差の大きい
領域に厚く塗布される。
従って、１１１グ素プラズマ中でホトレジスト膜の表面
を一定膜厚だし〕エツチングすると第１２回（１３）に
示すように表面段差部にのみホトレジスト膜２９が残存
する。この後、ボロンイオン］３＋’８０１ ヲ２００
１（ｅＶ以上の高エネルギで打し込むと素子領域の中央
部のみに深いパンチスルストッパ３０が形成される。
を一定膜厚だし〕エツチングすると第１２回（１３）に
示すように表面段差部にのみホトレジスト膜２９が残存
する。この後、ボロンイオン］３＋’８０１ ヲ２００
１（ｅＶ以上の高エネルギで打し込むと素子領域の中央
部のみに深いパンチスルストッパ３０が形成される。
第１；３図は第６の形成法である。（）５〜１０μｍの
厚いＳ ＋ ０２膜引を形成した後、素子となる領域の
５ｉＯ２１摸を除去し、その後、高エネルギーでボロン
イオン８０１を打ち込みする（第１３図（Ａ））。その
後、厚い５Ｉ０２膜が除去された領域にエピクキンヤル
法により０５〜１０１ｉ ｍのシリコン３３を成長させ
、このシリコン層内にぺ・１０Ｓトランジスタを形成す
る（第１３図（１３）、（Ｃ））。この（ｌ’￥直では
１＼１０Ｓトランジスタは比較的濃度の高いパンチスル
ストツノく層３２に四重れるため、外部雑音等による電
荷の流入を防ぐと吉ができる。
厚いＳ ＋ ０２膜引を形成した後、素子となる領域の
５ｉＯ２１摸を除去し、その後、高エネルギーでボロン
イオン８０１を打ち込みする（第１３図（Ａ））。その
後、厚い５Ｉ０２膜が除去された領域にエピクキンヤル
法により０５〜１０１ｉ ｍのシリコン３３を成長させ
、このシリコン層内にぺ・１０Ｓトランジスタを形成す
る（第１３図（１３）、（Ｃ））。この（ｌ’￥直では
１＼１０Ｓトランジスタは比較的濃度の高いパンチスル
ストツノく層３２に四重れるため、外部雑音等による電
荷の流入を防ぐと吉ができる。
本発明は上記実施例に限定されると吉なく、ｐチャネル
ＭＯ８，ＬＳＩやＣＭＯ８−１，ＳＩにも適用できる。
ＭＯ８，ＬＳＩやＣＭＯ８−１，ＳＩにも適用できる。
第１図は従来の半導体装置のチャネルストッパ＜を７ト
す図、第２区は従来の半導体装置のチャネルストッパの
製法を示す図、第３図は本発明の半導体装置のチャネル
ストッパの千１〜成を示す図、第４図、４５図、第６図
、第７図は本発明の半導体装１６．の効果を示す図、第
８図、第９図、第１０図、第１１図、第１２図、第１３
図は本発明の半導体装置の実施例を示す図である。 ｊｌ・ｐ−形Ｓ１基板、８ ・チャネルストッパ、９・
フィールド絶縁膜（Ｓｉ０２）。 兇 ＩＩ￥］ 第 ２ 図 ／ 第 ３ 図 第 ４ ｍ 第 ５（２） −てｒｗ／Ｆｒし↑＆（メツｍ） 第 ６ 口 すヤＴＩし長（μｍ） 第 ８ 図 冗 ９ 図
す図、第２区は従来の半導体装置のチャネルストッパの
製法を示す図、第３図は本発明の半導体装置のチャネル
ストッパの千１〜成を示す図、第４図、４５図、第６図
、第７図は本発明の半導体装１６．の効果を示す図、第
８図、第９図、第１０図、第１１図、第１２図、第１３
図は本発明の半導体装置の実施例を示す図である。 ｊｌ・ｐ−形Ｓ１基板、８ ・チャネルストッパ、９・
フィールド絶縁膜（Ｓｉ０２）。 兇 ＩＩ￥］ 第 ２ 図 ／ 第 ３ 図 第 ４ ｍ 第 ５（２） −てｒｗ／Ｆｒし↑＆（メツｍ） 第 ６ 口 すヤＴＩし長（μｍ） 第 ８ 図 冗 ９ 図
Claims (1)
- ■、第１導電形の半導体基板上に複数の素子が設けられ
、各素子は厚い絶縁膜によって他の素子より分離されて
なる半導体装置において、前記厚い絶縁膜下（！：素子
領域の基板内に、基板より高不純物濃度の第１導電形領
域を設けてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12471383A JPS5925242A (ja) | 1983-07-11 | 1983-07-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12471383A JPS5925242A (ja) | 1983-07-11 | 1983-07-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5925242A true JPS5925242A (ja) | 1984-02-09 |
Family
ID=14892261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12471383A Pending JPS5925242A (ja) | 1983-07-11 | 1983-07-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925242A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61159766A (ja) * | 1984-12-31 | 1986-07-19 | Sony Corp | 半導体装置の製造方法 |
| JPS6337667A (ja) * | 1986-07-31 | 1988-02-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63181445A (ja) * | 1987-01-23 | 1988-07-26 | Sony Corp | 半導体装置の製造方法 |
| JPS63308341A (ja) * | 1987-06-10 | 1988-12-15 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH01130561A (ja) * | 1987-11-17 | 1989-05-23 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
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