JPS6038833A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置およびその製造方法に関し詳しくは
、狭チャネル効果を効果的に防止できる半導体装置およ
びそのような半導体装置を、容易に形成することのでき
る半導体装置の製造方法に関する。

〔発明の背景〕

周知のように、従来の半導体装置においては、半導体基
板に形成された各素子間を電気的に分離するために、Ｌ
ＯＣＱ１９　（Ｌｏｃａｌ　Ｑｘｉｄａｔｉｏｎｏｆ　
５ｉｌｉｃｏｎｌとよけれる方法が最も広く用いられた
。

この方法は、各素子間の分離領域の全面に厚いフィール
ド酸化膜を形成し、このフィールド酸化膜によって素子
間の分離ヲ行なうもので、通常、フィールド酸化膜の下
には、半導体基板と同じ導電形不純物全ドーグして、チ
ャネルストッパが形成される。

チャネルストッパは、素子間分離領域におけるフィール
ド酸化膜全ゲート絶縁膜とする、寄生電界効果トランジ
スタのしきい値電圧（Ｖ’ＴＨ）　ｋ十分高くして、素
子間のリーク電流全十分少なくするために形成されるも
ので、上記Ｖｔｎｆま、素子に印加される電圧のほぼ３
倍以上であることが車重しい。

しかし、ＬＯＣＯ８ｋ用いた従来の半導体装置では、上
記チャネルストッパが横方向に拡散し、半導体素子が形
成される領域の電気的な実効寸法、が小さくなってしま
う、いわゆる狭チャネル効果が生じその粍果、微細７２
ＭＯ８形ＩＣのＶｌが上昇するなど、素子の特性制御が
困難になり、問題となっていた。

この現象を側音用い説明すると、まず、第１図（ａ）に
示したように、Ｐ形（１００）面、１０Ω”ｆｆｉのシ
リコン基板１上に、厚さ２０１皿の熱酸化膜２を形成し
た後、周知のＣＶＤ法（Ｃｈｅｍｉ　Ｃ，ａ　１ｙａｐ
ｏｒ　ｐｅｐｏｓｉｔｉｏｎ法）によって厚さ５μｍｍ
の窒化シリコン膜３を形成する。周知のホトリングラフ
ィ技術とドライエツチングによって、上記窒化シリコン
膜３をバターニングして、活性領域とｃｔｎ−２という
条件でイオン打込みして％　Ｂ”打込みＮ４を形成する
。

次に、温度１０００ｔｌ’で熱酸化ケ行なって、第１図
（ｂｌに示すように、厚さ０．７μｍのフィールド酸化
膜５を形成する。この際、上記Ｂ＋打込み層４は、加熱
によって拡散し、チャネルストッパ６が形成される。

この際における、上記８４打込み層４の横方向の拡散に
よって、素子全形成すべき領域７０幅が減少し、素子の
特性が低下する。

すなわち、第２図は、設計チャネル幅（素子を形成すべ
き領域の幅の設計値）と素子のＶｔｏとの１係を示す曲
線図であるが、第２図から明らかなように、素子のＶｉ
ｌｌは、設計チャネル１ｌｌｉ、ｉがほぼ５μｍ以下に
なると急倣に上昇し、設計チャネル幅がｔｌは１μｍに
なると、はぼ５μｍ以上のときより、はぼＩＶ高くなる
ので、設計チャネル幅がほぼ１μｍ程度の素子を均一な
特性を有するように形成することは困難である。

半導体装置を製造する際には、一般に、設計寸法の２０
％程度のばらつきが生ずる。設計チャネル幅１μｍに対
して誤差が０．２μｍ生ずると、ＶＴＨのばらつきは約
０．２７Ｖとなり、この値は、半導体装置の回路設計に
おいて許容できるＶＴＲのばらつきの幅０．１−０．２
を越えてしまう。

〔発明の目的〕

本発明の目的は、上記従来の問題全解決し、狭チャネル
効果を生ずる恐れがなく、すぐれた素子分離特性ｆｆ：
治する半導体装置およびその製造方法発提供することで
ある。

〔発明の、概要〕

上記目的金達成するため、本発明は収束イオン線金用い
て素子分離領域にイオン打込みすることにより、上記素
子分離領域に、該素子分離領域の幅以下の幅を有するチ
ャネルストッパを形成するものでるる。

〔発明の実施例〕

実施例　ｌ ます、第３図（ａ）に示すように、比抵抗ｉｏ・２ｍの
Ｐ形８７基板１１のｆｌｏｏ）面上に、熱酸化り孕１０
０（Ｉ’のウェット雰囲気中で形成した後、周知のホト
リソグラフィ技術によって不要部分を除去して、幅１μ
ｍ５厚さ０．５μｍの素子分離用酸化膜１２を形成した
。

次に、第３図（ｂ）に示すように、上記酸化膜１２の下
に、直径をＱ、ＩＩｔｍに収束させたＢ＋イオン線ヲ、
加速電圧１８０　ｋｅＶで打込み、Ｂ＋打込み層１３を
形成した。

上記Ｂ＋打込み層１３の歪を除去するためのアニールは
、上記Ｂ＋イオン打込み後、直ちに行なってもよいが、
後の工程において行なわれるソース・ドレイン領域形成
の際におけるアニールとともに行なった方が実用上便利
である。

直径０．１μｍの８１イオンを、上記のように酸化膜を
介してＳｉ基板に打込んだ場合、酸化膜やＳｉム板内に
おける散乱および上記アニールによって生ずる拡散のた
め、Ｂ＋拡散層１３の直径は最終的には、約０．３μｍ
Ｋなるがその上に被着されている酸化膜１２の幅よりは
るかに小さい。

さらに、第３図（Ｃ）に示すように、ドライ酸化法によ
ってゲート酸化Ｊｌｋ１４、ＣＶＤ法とホトリングラフ
ィ技術によって、多結晶Ｓ！からなるゲート電極１５．
層間絶縁膜としてリンガラス（ＰＳＧ）Ｍｘ６、Ａ　ｓ
＋イオンｋ　ｌ　Ｘ　ｌ　０１６ｃｍ−２打込んだ後、
１０００ｔ：’で２０分間アニールして拡散層１７およ
びアルミニウムからなる配線層ｉ８ｋ、順次形成して半
導体装置を形成した。

このようにして形成された半導体装置の設計チャネル幅
−ｖＴ１１特性？特性図第４す。第４図から明らかなよ
うに、本発明によれば、設計チャネル幅がｌμｎｉ程度
までは％　ＶＴＨの上昇は起らず、第２図に示した従来
の半導体装置の特性に比較して、はるかにすぐれている
ことが認められた。

実施例　２ 本実施例は、周知のＬＯＣＯ８法に本発明を適用したも
のでおる。

第５図（ａ）に示すように、比抵抗ｌＯΩ・副のＰ形Ｓ
ｉ基板２１の（１００）面ｋ１０００υの乾ｎ＋ｒ１．
）蟹化シリコン膜２３を形成する。

上記窒化シリコン膜２３のうち素子全形成すべき領域は
残して、分離領域とすべき部分を、周知のホ）　ｌ／ソ
グラフイ技術によって除去した後、１０００Ｃのウェッ
ト酸素中で酸化して、厚さ０．５μｍ１幅１．０μｍの
糸子間分離用舷化膜２４を形成する。

上記熱酸化膜２２および窒化シリコン膜２３をぞれぞれ
フッ酸および熱リン酸によってエッチして除去した後、
１０００Ｃの乾燥酸素中において、ゲート酸化ケ行ない
、第５図（ｂ）に示すように　Ｊｆｆさ２０ｎｍのゲー
ト酸化膜２５ケ形成した。

周知のＣＶＤ法によって多結晶Ｓｉ膜を全面に堆積し、
ＰＯＣＩｓを拡散層とする熱拡散によって、上記多結晶
Ｓ１膜にリンを約５　Ｘ　ｌ　０２０ａｎ”　’拡散し
た後、周知のホトリングラフィ技術とドライエツチング
によって不要部分を除去して、ゲート電極２６を形成し
た。

上記ゲート電極２６ケマスクにして、上記ゲート酸化膜
２５の露出された部分ケエッチして除去した後、Ｓｉ基
板２１の露出された表面全酸化してライト酸化膜２５′
を形成する。さらに上記ゲート電極２６をマスクにして
、ヒ素イオンを加速電圧９０ｋｅＶで４　Ｘ　１０　ｌ
５ｃｍ−２打込み、１０００Ｃで３０分間、窒素雰囲気
中でアニールを行ない、接合深さ０．４８ｍ５層抵抗２
０Ω／口のｎ１拡散ｊ脅２７を形成した。

第５図（Ｃ）に示したように、直径０．１μｍｎに収束
させたＢ＋イオンを加速電圧１７０ｋｅＶで１×１０１
２ｃｒｎ−２打込み、上記分離用酸化膜２４の下に、Ｂ
９打込み層２９を形成した。

厚さ０．４μｍのＰＳＧ膜２８を全面に堆積した後、ｔ
ｏｏｏｃ、ｌｏ仕分間アニールを行なって、イオン打込
みによって生じた結晶の歪の・を除去すれば、上記Ｂ＋
打込み層２９はチャネルストッパーとなる。

さらに、常法によって、コンタクト孔および配線など（
いずれも図示せず）全形成して、半導体装置を形成した
。

本実施例においては、Ｂ１イオン打込み後の熱処理か少
ないため、熱処理にともなって生ずるＢ＋イオンの拡散
は極めて少なく、得られたチャネルストッパの幅は、ｅ
ｌは０．１５μｍであった。

したがって、素子間分離用酸化膜２４および素子を形成
すべき領域の幅を、たとえば、０．５μｍと極めて小さ
くしても、狭チャネル効朱による活性領域の減少やｖＴ
Ｈの上昇という現象は起らない。

これは、第２図に示した、従来の半導体装置から得られ
た特性が、１１は１０倍改善されたことを意味しており
、半導体装１ムの集槓會度を向上させる上に、極めて有
効でめる。

実施例　３ 本実施例は、フィールドプレートによる素子間の分離に
、本発明ケ適用した例である。

まず、第６図（ａ）に示すように、比抵抗ｌＯΩ・鋸の
Ｐ形Ｓｉ、ｆ板３１　ノ（１００）　ｕＯ上に、厚さ２
Ｑｒｕｎの酸化膜３２を熱敵化法によって形成した後、
直径０．２μｍに収束されたＢ１イオンｆｃ　ｌ　×１
０”Ｃ１ｎ−２打込み、Ｂ１イオン打込み層３３を形成
した。

周知のＣＶＤ法によって厚さ４００１０】１の多結晶シ
リコン膜ケ全面に堆積し、熱拡散法？用いて上記多結晶
シリコン膜にリンをドーグして層抵抗を２０Ω／口とし
た後、上記多結晶ノリコン膜の不要部分をエッチして除
き、第６図（ｂ）に示すように、フィールドプレート３
４およびゲート３５を形成する。以下、周知のＭＯＳプ
ロセスを適用して、ＭＯＳ形半導体集積回路を形成した
。

本実施例においては、フィールドプレートのＶＴ）ｌは
２０Ｖ以上になるため、各素子間の電気的分離は完全に
行なわれる。

マタ、高温の酸化工程が１回でよいため、Ｓｉ基板の特
性全劣化させる恐れもなく、良好な素子％性が得られた
。

実施例　４ 比抵抗ｌＯΩ＠Ｃｄ７）Ｐ形Ｓｉ基板４１１２）　（１
００）面上に、第７図（ａ）に示すように、厚さ１００
　ｎｍの熱酸化膜および厚さ２００ｎｍ、層抵抗５ｏΩ
／口のリン全ドーグした多結晶７リコン膜を積層して形
成した後、周知のホトエツチングによって不要部分を除
去し、素子分離領域に、幅０．８μｍの酸化膜４２およ
び多結晶シリコン膜からなるフィールドプレート４３を
形成した。

直径０．３μｍに収束したＢ″″″イオン線い、加速電
圧１００ｋｅＶ、ドーズ景５　Ｘ　Ｉ　Ｑ　”ｃｒｎ　
−２という条件でＢ＋イオンを打込み、第７図中）に示
すように、上記フィールドグレート４３の下部に、Ｂ＋
イオン打込み層４４ケ形成した。

つぎに厚ざ２０　ｎｍのゲート酸化Ｍ４５を熱酸化法に
よって形成した後、スパッタ法、電子線描画技術および
ドライエツチング技術を用いて、第７図（ｂ）に示すよ
うに、厚さ３００ｎｍ、幅／、！；ｌ１ｍのタングステ
ンゲート４６を形成した。

本実施例におけるフィールドグレートのＶＴｌｌは２５
Ｖ以上素子間耐圧は２０Ｖ以上であった。

寸だ、本実施例では、ＭＯＳ）ランジスタのゲート電極
がタングステンであるため、ゲート電極のシート抵抗は
１２Ω／口以下と小さく、素子の微細化に好適である。

なお、本実施例においては、素子分角（し領域と、素子
領域ｉｌ：酸化膜の膜厚が異なっているが、実施例３と
同様に膜厚は同じであってもよい。

また、上ｉｉｌ：８実施例では、いずれも素子のチャネ
ル領域にチャネルドープを行なわなかったが、従来の半
導体デバイスと同様に、エンハンスメント形あるいはデ
プレッション形になるようにイオン打込みを行ない、Ｖ
Ｑ＋＋ｅ所望の値に調節できることはいうまでもない。

上記のように、本発明はＬＯＧＯ８構造における累子間
分離用絶縁膜やフィールドプレート（これらが形成され
ている領域を素子間分離領域という）の幅よりも、小さ
い幅のチャネルストッパ全有している点に最大の特徴が
ある。

従来の半導体装置では、チャネルストッパの幅を素子間
分離領域の幅より小さくすることができなかったので、
狭チャネル効果が生ずるのは避けられなかった。しかし
、本発明によれば、チャネルストッパの幅が素子間分離
領域よりも小さいため、狭チャネル効果の発生は有効に
防止できる。

このような極めて微小な幅を持ったチャネルストッパは
、たとえば、Ｂ、、Ｌ、Ｓｅｌｉｇｅｒ他、Ｊ、■ＣＣ
１５ｃｉ、　Ｔｅｃｈｎｏｌ、　１６　（６）、１８９
７（１９７９）などに開示されである方法によって得ら
れた、極めて直径の小さい集束イオン線を用いて、選択
的にイオン打込を行なうことによって形成される。

上記集束イオン線の直径は、果東・ｆオン打込み装置の
集束コイルの電流を変えることによって所望の大きさに
することができ、０．０５μｍ程度に細く絞ることも可
能である。

チャネルストッパのイオン濃度は、ｅユぼ１０１６〜１
０”ｃｌｎ−ｓ程度であり、上記（ｂ束イオン線を用い
たイオン打込みによって容易に形成される。

チャネルストッパの深さが相当深く（たとえば２μｍ程
度）であってもか１わｌいが、表面におけるチャネルの
発生を防止するためには、浅くても（たとえば０．１μ
ｍ程度）十分有効であり、深くする必要はない場合が多
い。しかし、素子間の耐圧を高くするためには、深く形
成する事が有効であり、また、深い層と浅い層の二層（
′トｉ造とする事も素子特性向上のために有利である。

チャネルストッパの深さは、集束イオン線による打込み
時の打込み電圧によって定寸す、たとえば、厚さ０．４
μｍの熱酸化膜を介して、Ｂゝイオンを打込む場合、加
速電圧ｋ１４０ｋｅＶとすれば、得られるイオン打込み
層の深さはほぼ０．１５μｍになり、アニール後に形成
されるチャネルストッパの深さは、はぼ０．２μｍにな
る。

本発明においても、Ｂｒ　ＡＳ＊　Ｐなど、チャネルス
トッパの形成に従来用いられた各種イオンを、支障なく
打込むことができるのはいうまでもない。

なお、上記実施例においては、酸化膜など、素子分離領
域を形成した後に、収束イオン線によるイオン打込み全
行なって、テヤネルストツハヲ形成した。

しかし、本発明はこのような方法に限定されるものでな
く、収束イオン線を用いてチャネルストッパを形成した
後、たとえばＬＯＣＯ８酸化膜など素子分離領域全形成
できる。この場合、酸化膜形成の除に、チャネルストッ
パが拡散によって若干大きくなる。しかし、収束イオン
線を用いるため、極めて微小な領域にイオン打込みをす
ることが可能なので、素子間分離領域形成の際に若干大
きくなっても、素子間分離領域の幅よりも、幅が大きく
なることはなく、狭チャネル効果の生ずる〔発明の効果
〕 上記説明から明らかなように、本発明によれば、狭チャ
ネル効果の発生を防止し、特性のすぐれた半導体装置が
再現性よく得られる。

従来の半導体装置は、チャネルストッパの幅ケ素子間分
離領域の幅より小さくすることができなかったので、狭
チャネル効果の発生およびそれにともなう素子特性の低
下は避けられなかったが、本発明によれば、このような
障害が生ずる恐れはなく、実用上極めて有効である。

また、従来、半導体装置製造の分野において、一般に用
いられたイオン打込み法は、直径数−の広い領域に、同
時にイオンが打込まれたので、所定の狭い領域に選択的
にイオンケ打込むには、マスフケ介して行なう他なかっ
た。

そのため、マスク形成のだめの工程が必要であるばかり
でなく、あ捷り狭い領域に選択的にイオ領域よね幅の狭
いチャネルストッパを形成できなかった。

しかし、本発明は、上記のように収束イオン線によるイ
オン打込みによってチャネルストッパを形成するため、
従来技術の有する上記問題はすべて解決される。

すなわち、収束イオン線を用いることによって、マスク
金使用することなしに、極め狭いＰＪｔ象領域に選択的
にイオン打込みを行なうことが可能となり、極めて幅の
狭いチャネルストッパを形成し、狭チャネル効果を完全
に防止することが、極めて容易に実現できる。

これは、従来の半導体装置の製造方法では全く不可能で
あっだ１本発明の大きな特長であり、高集積密度を有す
る半導体装置の形成に極めて有用である。

【図面の簡単な説明】

第１図および第２因は、それぞれ従来の半導体装置の製
法および特性を示す図、第３図、第５図、第６図および
第７図は、それぞれ本発明の異なる実施例を示す工程図
、第４図は本発明の詳細な説明するための曲線囚である
。 １．１１，２１，３１．４１・・・シリコン基板、２゜
１２．１４，２２．２５．２５’　、３２．４５・・・
シリコン酸化膜、３．２３・・・重化シリコン膜、４゜
１３・・・ボロン打込み層、５，２４．４２・・・素子
分離酸化膜、６，２９，３３．４４・・・チャネル・ス
トッパ、１５，２６，３４，３５，４３．４６・・・ゲ
ート導電体膜、１６．２８・・・ＰＳＧ膜、１７゜第　
／　目 （０−） ＜ｂ） 第　２　図 言λ會ｔ　−グーさごオルリアシｂ　（、イχ７１り第
　３　日 第　４Ｉ７１ 設訂チャネノ１．ｆｆ塾　（’−） 第　、！５　口 第　６　霧 （（１） （ｂ）

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の表面領域に形成された複数個の半導体
   素子をそなえ、該半導体素子全電気的に互いに分離する
   だめの素子分離領域に、上記半導体基板と同じ導電形を
   有し、かつ、上記素子分離領域の幅以下の幅を有するチ
   ャネルストッパ全そなえたことを特徴とする半導体装置
   。 ２　複数個の半導体素子を互いに電気的に分離するだめ
   の素子分離領域の所望領域に、収束イオン線を用いて選
   択的にイオン打込みする工程を含むことを特徴とする半
   導体装置の製造方法。