JP2845955B2 - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JP2845955B2 JP2845955B2 JP1177941A JP17794189A JP2845955B2 JP 2845955 B2 JP2845955 B2 JP 2845955B2 JP 1177941 A JP1177941 A JP 1177941A JP 17794189 A JP17794189 A JP 17794189A JP 2845955 B2 JP2845955 B2 JP 2845955B2
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明はMOS型半導体装置の製造方法に関するもの
である。
である。
（従来の技術） 従来のMOS半導体装置の製造方法を第３図を参照して
説明する。
説明する。
まず第３図（ａ）に示すように、Ｎ型シリコン基板１
の一部にＰウェル領域２を公知の方法で形成する。次
に、そのＰウェル領域２とＰチャンネルMOSトランジス
タの形成領域を除く、基板１のフィールド領域となる部
分にイオン注入と公知のLOCOS法でP+のチャンネルスト
ップ領域３およびフィールド酸化膜４を形成する。フィ
ールド酸化膜４は約7000Å厚に生成させる。
の一部にＰウェル領域２を公知の方法で形成する。次
に、そのＰウェル領域２とＰチャンネルMOSトランジス
タの形成領域を除く、基板１のフィールド領域となる部
分にイオン注入と公知のLOCOS法でP+のチャンネルスト
ップ領域３およびフィールド酸化膜４を形成する。フィ
ールド酸化膜４は約7000Å厚に生成させる。
次に、LOCOS法で用いたSi3N4膜およびその下のパッド
酸化膜を除去した後、基板１のＰチャンネルMOSトラン
ジスタ形成領域に第３図（ｂ）に示すようにＮウェル領
域５を形成する。このＮウェル領域５は、基板を一度犠
牲酸化した後、公知のホトリソ，イオン注入および1000
〜1200℃程度のN2雰囲気中でのアニールにより形成す
る。
酸化膜を除去した後、基板１のＰチャンネルMOSトラン
ジスタ形成領域に第３図（ｂ）に示すようにＮウェル領
域５を形成する。このＮウェル領域５は、基板を一度犠
牲酸化した後、公知のホトリソ，イオン注入および1000
〜1200℃程度のN2雰囲気中でのアニールにより形成す
る。
次に犠牲酸化膜を除去した後、Ｐウェル領域２および
Ｎウェル領域５の露出表面に第３図（ｂ）に示すように
約200〜300Å厚のゲート酸化膜６を形成する。
Ｎウェル領域５の露出表面に第３図（ｂ）に示すように
約200〜300Å厚のゲート酸化膜６を形成する。
その後、公知のホトリソとイオン注入技術により、第
３図（ｃ）に示すようにＮウェル領域５に対して、31P+
によるチャンネルコントロールイオン打込み７を実施す
る。
３図（ｃ）に示すようにＮウェル領域５に対して、31P+
によるチャンネルコントロールイオン打込み７を実施す
る。
その後、全面にゲート電極としてのポリシリコン膜８
を厚さ3000Å程度にLP−CVD法（減圧化学的気相成長
法）により生成させ、31P+を熱拡散させる。さらに、そ
のポリシリコン膜８をゲート酸化膜６とともにパターニ
ングして第３図（ｃ）に示すようにＰウェル領域２およ
びＮウェル領域５上のゲート領域部にのみ残す。
を厚さ3000Å程度にLP−CVD法（減圧化学的気相成長
法）により生成させ、31P+を熱拡散させる。さらに、そ
のポリシリコン膜８をゲート酸化膜６とともにパターニ
ングして第３図（ｃ）に示すようにＰウェル領域２およ
びＮウェル領域５上のゲート領域部にのみ残す。
次に、ホトリソ，イオン注入およびアニール処理によ
り、Ｐウェル領域２およびＮウェル領域５内に、第３図
（ｄ）に示すように、N,P両チャンネルMOSトランジスタ
のソース・ドレイン領域9,10を順次形成する。これによ
りＰウェル領域２側にはＮチャンネルMOSトランジス
タ、Ｎウェル領域５側にはＰチャンネルMOSトランジス
タが完成する。
り、Ｐウェル領域２およびＮウェル領域５内に、第３図
（ｄ）に示すように、N,P両チャンネルMOSトランジスタ
のソース・ドレイン領域9,10を順次形成する。これによ
りＰウェル領域２側にはＮチャンネルMOSトランジス
タ、Ｎウェル領域５側にはＰチャンネルMOSトランジス
タが完成する。
次に全面にNSG膜（1000〜2000Å厚）とBPSG膜（6000
〜8000Å厚）を順次生成させ、リフローを行うことによ
り、同第３図（ｄ）に示すように全面に中間絶縁膜11を
形成する。
〜8000Å厚）を順次生成させ、リフローを行うことによ
り、同第３図（ｄ）に示すように全面に中間絶縁膜11を
形成する。
その後、この中間絶縁膜11に公知のホトリソとエッチ
ング技術により第３図（ｅ）に示すようにコンタクトホ
ール12を開孔し、さらにそのコンタクトホール12を通し
てソース・ドレイン領域9,10に接続される金属配線13を
同様にホトリソとエッチング技術で形成する。
ング技術により第３図（ｅ）に示すようにコンタクトホ
ール12を開孔し、さらにそのコンタクトホール12を通し
てソース・ドレイン領域9,10に接続される金属配線13を
同様にホトリソとエッチング技術で形成する。
（発明が解決しようとする課題） しかしながら、以上のような従来の製造方法で得られ
た構造では、γ線などの放射線の照射がなされた場合、
ゲート酸化膜６やフィールド酸化膜４中に、透過した放
射線によって引き起こされた電離したホールがトラップ
され正電荷を生じ、しきい値を負にシフトさせたり、あ
るいは、基板１との界面において、チャンネル電流に悪
影響を与え、相互コンダクタンスgmの劣化に至る界面準
位の発生等に対して充分な耐性を持っていない状況にあ
り、宇宙空間や放射線に係わる装置での使用には無理が
あった。
た構造では、γ線などの放射線の照射がなされた場合、
ゲート酸化膜６やフィールド酸化膜４中に、透過した放
射線によって引き起こされた電離したホールがトラップ
され正電荷を生じ、しきい値を負にシフトさせたり、あ
るいは、基板１との界面において、チャンネル電流に悪
影響を与え、相互コンダクタンスgmの劣化に至る界面準
位の発生等に対して充分な耐性を持っていない状況にあ
り、宇宙空間や放射線に係わる装置での使用には無理が
あった。
この発明は上記の点に鑑みなされたもので、放射線照
射によって引き起こされる種々な特性上の劣化に対し、
強固な構造とすることができる半導体装置の製造方法を
提供することを目的とする。
射によって引き起こされる種々な特性上の劣化に対し、
強固な構造とすることができる半導体装置の製造方法を
提供することを目的とする。
（課題を解決するための手段） この発明は、MOS型半導体装置の製造方法において、
フィールド酸化膜を薄く形成し、さらにＰウェル領域と
Ｎウェル領域上に850℃以下のウェット酸化でゲート酸
化膜を薄く形成した後、これらゲート酸化膜とフィール
ド酸化膜上に、減圧化学的気相成長法による薄い酸化膜
を重ねて形成するようにしたものである。または、フィ
ールド酸化膜とゲート酸化膜を上記と同様に形成し、そ
れらの表面にプラズマ処理により損傷を与えるようにし
たものである。また、この損傷を与える方法において
は、その損傷が与えられたフィールド酸化膜およびゲー
ト酸化膜上に、減圧化学的気相成長法による薄い酸化膜
あるいは薄い熱酸化膜を重ねて形成する。また、半導体
基板は、基板部上にエピタキシャル層を有する構成と
し、このエピタキシャル層は、このエピタキシャル層に
形成される前記各ウェル領域の深さと同程度に薄く形成
する。
フィールド酸化膜を薄く形成し、さらにＰウェル領域と
Ｎウェル領域上に850℃以下のウェット酸化でゲート酸
化膜を薄く形成した後、これらゲート酸化膜とフィール
ド酸化膜上に、減圧化学的気相成長法による薄い酸化膜
を重ねて形成するようにしたものである。または、フィ
ールド酸化膜とゲート酸化膜を上記と同様に形成し、そ
れらの表面にプラズマ処理により損傷を与えるようにし
たものである。また、この損傷を与える方法において
は、その損傷が与えられたフィールド酸化膜およびゲー
ト酸化膜上に、減圧化学的気相成長法による薄い酸化膜
あるいは薄い熱酸化膜を重ねて形成する。また、半導体
基板は、基板部上にエピタキシャル層を有する構成と
し、このエピタキシャル層は、このエピタキシャル層に
形成される前記各ウェル領域の深さと同程度に薄く形成
する。
（作 用） 薄いフィールド酸化膜および850℃以下のウェット酸
化で形成した薄いゲート酸化膜は、ホールトラップ密度
が低く、放射線に対する耐性が大きい。しかも、それら
の上にホールトラップ密度の多い減圧化学的気相成長法
による酸化膜（LP−CVD酸化膜）を重ねれば、放射線の
照射によりゲート酸化膜およびフィールド酸化膜中に発
生したホールは、基板との界面にはトラップされず（こ
こにトラップされると素子特性が劣化する）、上面のLP
−CVD酸化膜との界面にトラップされる。したがって、
上記のようなフィールド酸化膜とゲート酸化膜を形成す
ることと、LP−CVD酸化膜を重ねることで、放射線のト
ータルドーズによるホールトラップの影響に対し、強固
な耐性を有することとなる。
化で形成した薄いゲート酸化膜は、ホールトラップ密度
が低く、放射線に対する耐性が大きい。しかも、それら
の上にホールトラップ密度の多い減圧化学的気相成長法
による酸化膜（LP−CVD酸化膜）を重ねれば、放射線の
照射によりゲート酸化膜およびフィールド酸化膜中に発
生したホールは、基板との界面にはトラップされず（こ
こにトラップされると素子特性が劣化する）、上面のLP
−CVD酸化膜との界面にトラップされる。したがって、
上記のようなフィールド酸化膜とゲート酸化膜を形成す
ることと、LP−CVD酸化膜を重ねることで、放射線のト
ータルドーズによるホールトラップの影響に対し、強固
な耐性を有することとなる。
一方、前記フィールド酸化膜およびゲート酸化膜上に
LP−CVD酸化膜を重ねる代わりに、それらの表面にプラ
ズマ処理により損傷を与えても、LP−CVD酸化膜を重ね
た場合と同様の効果が得られる。つまり、フィールド酸
化膜およびゲート酸化膜（SiO2膜）の表面にプラズマ処
理により損傷を与えれば、表面のSiO2中のSiの結合手段
の一部が手あきの状態（例えば０＝Si＝０が となるような状態）となり、この手あきの結合手がホー
ルを積極的にトラップする。したがって、この場合も放
射線に対し強固な耐性が得られる。
LP−CVD酸化膜を重ねる代わりに、それらの表面にプラ
ズマ処理により損傷を与えても、LP−CVD酸化膜を重ね
た場合と同様の効果が得られる。つまり、フィールド酸
化膜およびゲート酸化膜（SiO2膜）の表面にプラズマ処
理により損傷を与えれば、表面のSiO2中のSiの結合手段
の一部が手あきの状態（例えば０＝Si＝０が となるような状態）となり、この手あきの結合手がホー
ルを積極的にトラップする。したがって、この場合も放
射線に対し強固な耐性が得られる。
なお、フィールド酸化膜およびゲート酸化膜の表面に
プラズマ処理により損傷を与えた場合は、それらの上に
ゲート耐圧を確保する意味で熱酸化膜あるいはLP−CVD
酸化膜を重ねる。LP−CVD酸化膜を重ねた場合は、該LP
−CVD酸化膜によるホールトラップ効果が加わり、放射
線耐性に関してより良好な結果が得られる。
プラズマ処理により損傷を与えた場合は、それらの上に
ゲート耐圧を確保する意味で熱酸化膜あるいはLP−CVD
酸化膜を重ねる。LP−CVD酸化膜を重ねた場合は、該LP
−CVD酸化膜によるホールトラップ効果が加わり、放射
線耐性に関してより良好な結果が得られる。
なお、酸化膜全体としてはホールトラップ密度は少な
い方がよく、そこで、ホールトラップ密度の多いLP−CV
D酸化膜は薄く形成する。
い方がよく、そこで、ホールトラップ密度の多いLP−CV
D酸化膜は薄く形成する。
また、この発明では、半導体基板のエピタキシャル層
が薄く、そこに形成される各ウェル領域の深さとほぼ等
しい構造となるので、放射線の中でも重粒子等により半
導体基板中で発生したホールおよび電子によるラッチア
ップ現象に対しても良好な効果が期待できるようにな
る。
が薄く、そこに形成される各ウェル領域の深さとほぼ等
しい構造となるので、放射線の中でも重粒子等により半
導体基板中で発生したホールおよび電子によるラッチア
ップ現象に対しても良好な効果が期待できるようにな
る。
また、フィールド酸化膜が薄ければ段差が少なくな
り、さらにその段差が上に重なるLP−CVD酸化膜や熱酸
化膜でなだらかになるので、上層膜の被覆状態は良好と
なる。
り、さらにその段差が上に重なるLP−CVD酸化膜や熱酸
化膜でなだらかになるので、上層膜の被覆状態は良好と
なる。
（実施例） 以下この発明の実施例を図面を参照して説明する。最
初にこの発明の第１の実施例を第１図を参照して説明す
る。
初にこの発明の第１の実施例を第１図を参照して説明す
る。
第１図（ａ）において、21は半導体基板である。この
半導体基板21は、Ｎ型不純物を1016〜1018atoms/cm3の
濃度で含む基板部22上に、同じくＮ型の不純物を1014〜
1015atoms/cm3程度の濃度で含むN-エピタキシャル層23
を４〜６μｍ厚に成長させて形成されている。この半導
体基板21のエピタキシャル層23の一部に、このエピタキ
シャル層23の厚さと同一の深さにＰウェル領域24を公知
の方法で形成する。次に、そのＰウェル領域24とＰチャ
ンネルMOSトランジスタ形成領域を除く、エピタキシャ
ル層23のフィールド領域となる部分にイオン注入と公知
のLOCOS法でP+のチャンネルストップ領域25およびフィ
ールド酸化膜26を形成する。フィールド酸化膜26は約70
00Å厚に生成させる。
半導体基板21は、Ｎ型不純物を1016〜1018atoms/cm3の
濃度で含む基板部22上に、同じくＮ型の不純物を1014〜
1015atoms/cm3程度の濃度で含むN-エピタキシャル層23
を４〜６μｍ厚に成長させて形成されている。この半導
体基板21のエピタキシャル層23の一部に、このエピタキ
シャル層23の厚さと同一の深さにＰウェル領域24を公知
の方法で形成する。次に、そのＰウェル領域24とＰチャ
ンネルMOSトランジスタ形成領域を除く、エピタキシャ
ル層23のフィールド領域となる部分にイオン注入と公知
のLOCOS法でP+のチャンネルストップ領域25およびフィ
ールド酸化膜26を形成する。フィールド酸化膜26は約70
00Å厚に生成させる。
次に、LOCOS法で用いたSi3N4膜を除去した後、公知の
ウェットエッチングまたはエッチバックを用いて、第１
図（ｂ）に示すようにフィールド酸化膜26を4000Å〜50
00Å程度にまで薄くなるようにエッチングする。この
時、LOCOS法で用いた第１図（ａ）に示すパッド酸化膜2
7が同時に除去される。
ウェットエッチングまたはエッチバックを用いて、第１
図（ｂ）に示すようにフィールド酸化膜26を4000Å〜50
00Å程度にまで薄くなるようにエッチングする。この
時、LOCOS法で用いた第１図（ａ）に示すパッド酸化膜2
7が同時に除去される。
次に、同第１図（ｂ）に示すように、エピタキシャル
層23のＰチャンネルMOSトランジスタ形成領域にＮウェ
ル領域28を形成する。このＮウェル領域28は、基板を一
度犠牲酸化した後、公知のホトリソ，イオン注入および
1000〜1200℃程度のN2雰囲気中でのアニールにより形成
する。また、このＮウェル領域28は、エピタキシャル層
23の厚みと同一の深さに形成する。その後、このＮウェ
ル領域28に対して、公知のホトリソとイオン注入により
チャンネルコントロールイオン打込29を実施する。その
後、犠牲酸化膜を除去する。この犠牲酸化膜除去後の状
態が第１図（ｂ）に描かれている。
層23のＰチャンネルMOSトランジスタ形成領域にＮウェ
ル領域28を形成する。このＮウェル領域28は、基板を一
度犠牲酸化した後、公知のホトリソ，イオン注入および
1000〜1200℃程度のN2雰囲気中でのアニールにより形成
する。また、このＮウェル領域28は、エピタキシャル層
23の厚みと同一の深さに形成する。その後、このＮウェ
ル領域28に対して、公知のホトリソとイオン注入により
チャンネルコントロールイオン打込29を実施する。その
後、犠牲酸化膜を除去する。この犠牲酸化膜除去後の状
態が第１図（ｂ）に描かれている。
次に、Ｐウェル領域24およびＮウェル領域28の露出表
面に850℃以下のウェット酸化によって第１図（ｃ）に
示すようにゲート酸化膜30を厚さ約100〜200Å程度に形
成する。さらに、そのゲート酸化膜30とフィールド酸化
膜26上にLP−CVD法によって酸化膜31を100〜200Å厚に
形成する。さらに、その酸化膜31上にゲート電極として
のポリシリコン膜32をLP−CVD法によって3000Å程度の
厚さに形成し、これに31P+を熱拡散させる。
面に850℃以下のウェット酸化によって第１図（ｃ）に
示すようにゲート酸化膜30を厚さ約100〜200Å程度に形
成する。さらに、そのゲート酸化膜30とフィールド酸化
膜26上にLP−CVD法によって酸化膜31を100〜200Å厚に
形成する。さらに、その酸化膜31上にゲート電極として
のポリシリコン膜32をLP−CVD法によって3000Å程度の
厚さに形成し、これに31P+を熱拡散させる。
そして、このポリシリコン膜32を公知のホトリソとエ
ッチングによりパターニングして、第１図（ｄ）に示す
ように各ウェル領域24,28のゲート領域部上にのみゲー
ト電極として残す。
ッチングによりパターニングして、第１図（ｄ）に示す
ように各ウェル領域24,28のゲート領域部上にのみゲー
ト電極として残す。
その後、ホトリソ，イオン注入およびアニール処理に
より、N,P両チャンネルMOSトランジスタのソース・ドレ
イン領域33,34を同第１図（ｄ）に示すようにＰウェル
領域24およびＮウェル領域28内に形成する。これにより
Ｐウェル領域24側にはＮチャンネルMOSトランジスタ、
Ｎウェル領域28側にはＰチャンネルMOSトランジスタが
完成する。なお、ＮチャンネルMOSトランジスタのソー
ス・ドレイン領域33は、ここでは二重拡散を用いたDDD
構造（Double Doped Drain構造）に形成している。ソー
ス・ドレイン領域33,34はLDD構造（Lightly Doped Drai
n構造）に形成することも可能である。
より、N,P両チャンネルMOSトランジスタのソース・ドレ
イン領域33,34を同第１図（ｄ）に示すようにＰウェル
領域24およびＮウェル領域28内に形成する。これにより
Ｐウェル領域24側にはＮチャンネルMOSトランジスタ、
Ｎウェル領域28側にはＰチャンネルMOSトランジスタが
完成する。なお、ＮチャンネルMOSトランジスタのソー
ス・ドレイン領域33は、ここでは二重拡散を用いたDDD
構造（Double Doped Drain構造）に形成している。ソー
ス・ドレイン領域33,34はLDD構造（Lightly Doped Drai
n構造）に形成することも可能である。
次に、全面にNSG膜（1000〜2000Å厚）とBPSG膜（600
0〜8000Å厚）を生成させ、リフローを行うことによ
り、第１図（ｅ）に示すように全面に中間絶縁膜35を形
成する。
0〜8000Å厚）を生成させ、リフローを行うことによ
り、第１図（ｅ）に示すように全面に中間絶縁膜35を形
成する。
その後、この中間絶縁膜35と酸化膜31ならびにゲート
酸化膜30の公知のホトリソとエッチング技術により第１
図（ｆ）に示すようにコンタクトホール36を開孔し、さ
らにこのコンタクトホール36を通してソース・ドレイン
領域33,34に接続される金属配線37を同様にホトリソと
エッチング技術で形成する。
酸化膜30の公知のホトリソとエッチング技術により第１
図（ｆ）に示すようにコンタクトホール36を開孔し、さ
らにこのコンタクトホール36を通してソース・ドレイン
領域33,34に接続される金属配線37を同様にホトリソと
エッチング技術で形成する。
以上の第１の実施例では、半導体基板21のエピタキシ
ャル層23は４〜６μｍと薄く、そこに形成される各ウェ
ル領域24,28の深さと等しい構造となる。また、フィー
ルド酸化膜26も4000〜5000Åと薄く、さらにゲート酸化
膜30も850℃以下のウェット酸化を用いて100〜200Åと
薄く形成されている。そして、このゲート酸化膜30とフ
ィールド酸化膜26上にLP−CVD法による100〜200Åと薄
い酸化膜31が重なる構造となる。
ャル層23は４〜６μｍと薄く、そこに形成される各ウェ
ル領域24,28の深さと等しい構造となる。また、フィー
ルド酸化膜26も4000〜5000Åと薄く、さらにゲート酸化
膜30も850℃以下のウェット酸化を用いて100〜200Åと
薄く形成されている。そして、このゲート酸化膜30とフ
ィールド酸化膜26上にLP−CVD法による100〜200Åと薄
い酸化膜31が重なる構造となる。
第２図はこの発明の第２の実施例を示す。この第２の
実施例は、フィールド酸化膜とゲート酸化膜を第１の実
施例と同様に形成し、それらの表面にプラズマ処理によ
り損傷を与えるようにしたものである。
実施例は、フィールド酸化膜とゲート酸化膜を第１の実
施例と同様に形成し、それらの表面にプラズマ処理によ
り損傷を与えるようにしたものである。
この第２の実施例では、第２図（ａ），（ｂ）に示す
ように、チャンネルコントロールイオン打込み29後の犠
牲酸化膜の除去工程まで第１の実施例と同様の工程を進
める。ただし、この第２の実施例では、LOCOS工程によ
ってフィールド酸化膜26を約5000Å厚と薄く形成してい
る。したがって、LOCOS工程後のフィールド酸化膜26の
一部エッチング工程は省略されている。ゆえに、Ｎウェ
ル領域28の形成工程前にLOCOS工程で用いたSi3N4膜を除
去した時、続いてその下のパッド酸化膜も除去する。
ように、チャンネルコントロールイオン打込み29後の犠
牲酸化膜の除去工程まで第１の実施例と同様の工程を進
める。ただし、この第２の実施例では、LOCOS工程によ
ってフィールド酸化膜26を約5000Å厚と薄く形成してい
る。したがって、LOCOS工程後のフィールド酸化膜26の
一部エッチング工程は省略されている。ゆえに、Ｎウェ
ル領域28の形成工程前にLOCOS工程で用いたSi3N4膜を除
去した時、続いてその下のパッド酸化膜も除去する。
前記のように同様の工程を進めて犠牲酸化膜を除去し
たならば、次に第２図（ｃ）に示すように、Ｐウェル領
域24およびＮウェル領域28の露出表面に850℃以下のウ
ェル酸化によってゲート酸化膜30を500〜1000Å厚に形
成する。
たならば、次に第２図（ｃ）に示すように、Ｐウェル領
域24およびＮウェル領域28の露出表面に850℃以下のウ
ェル酸化によってゲート酸化膜30を500〜1000Å厚に形
成する。
次に、このゲート酸化膜30をドライエッチングによっ
て第２図（ｄ）に示すように100〜200Åと薄くする。こ
の時、このドライエッチングによってフィールド酸化膜
26の一部もエッチングされる。さらに、このドライエッ
チングによってフィールド酸化膜26とゲート酸化膜30の
表面に損傷が与えられるようになる。
て第２図（ｄ）に示すように100〜200Åと薄くする。こ
の時、このドライエッチングによってフィールド酸化膜
26の一部もエッチングされる。さらに、このドライエッ
チングによってフィールド酸化膜26とゲート酸化膜30の
表面に損傷が与えられるようになる。
なお、この例ではゲート酸化膜30をドライエッチング
で薄膜化し、同時にゲート酸化膜30とフィールド酸化膜
26の表面に損傷を与えるのであるが、前記850℃以下の
ウェット酸化で100〜200Åと薄くゲート酸化膜30を形成
して、このゲート酸化膜30とフィールド酸化26の表面に
損傷のみをプラズマで与えるようにしてもよい。
で薄膜化し、同時にゲート酸化膜30とフィールド酸化膜
26の表面に損傷を与えるのであるが、前記850℃以下の
ウェット酸化で100〜200Åと薄くゲート酸化膜30を形成
して、このゲート酸化膜30とフィールド酸化26の表面に
損傷のみをプラズマで与えるようにしてもよい。
次に、その損傷が与えられたゲート酸化膜30とフィー
ルド酸化膜26上に同第２図（ｄ）に示すように酸化膜38
を形成する。ここで、酸化膜38としては、ゲート酸化膜
30を同様な方法で熱酸化膜を100〜200Å形成するか、LP
−CVD法で酸化膜を100〜200Å形成する。この酸化膜38
とゲート酸化膜30のトータル厚は、デバイスにより必要
に応じて決める。
ルド酸化膜26上に同第２図（ｄ）に示すように酸化膜38
を形成する。ここで、酸化膜38としては、ゲート酸化膜
30を同様な方法で熱酸化膜を100〜200Å形成するか、LP
−CVD法で酸化膜を100〜200Å形成する。この酸化膜38
とゲート酸化膜30のトータル厚は、デバイスにより必要
に応じて決める。
そして、このように酸化膜38を形成した後は、ゲート
電極してのポリシリコン膜32を形成する工程以降を第２
図（ｅ）〜（ｈ）に示すように第１の実施例と同様に行
い、装置を完成させる。この部分の説明は省略する。な
お、ゲート電極はポリサイド膜で形成することもでき
る。
電極してのポリシリコン膜32を形成する工程以降を第２
図（ｅ）〜（ｈ）に示すように第１の実施例と同様に行
い、装置を完成させる。この部分の説明は省略する。な
お、ゲート電極はポリサイド膜で形成することもでき
る。
（発明の効果） 以上詳細に説明したように、この発明の製造方法によ
れば、フィールド酸化膜を薄く形成し、さらに850℃以
下のウェット酸化でゲート酸化膜を薄く形成し、それら
の上にLP−CVD法による酸化膜を重ねるか、あるいはそ
れらの表面にプラズマによって損傷を与えるようにした
ので、放射線のトータルドーズによるホールトラップの
影響に対し強固な耐性を得ることができる。また、フィ
ールド酸化膜とゲート酸化膜の表面を損傷させる方法に
おいて、それらの上にゲート耐圧確保のため重ねる酸化
膜としてLP−CVD法の酸化膜を形成すれば、よりホール
トラップの影響に対し強固な耐性を得ることができる。
れば、フィールド酸化膜を薄く形成し、さらに850℃以
下のウェット酸化でゲート酸化膜を薄く形成し、それら
の上にLP−CVD法による酸化膜を重ねるか、あるいはそ
れらの表面にプラズマによって損傷を与えるようにした
ので、放射線のトータルドーズによるホールトラップの
影響に対し強固な耐性を得ることができる。また、フィ
ールド酸化膜とゲート酸化膜の表面を損傷させる方法に
おいて、それらの上にゲート耐圧確保のため重ねる酸化
膜としてLP−CVD法の酸化膜を形成すれば、よりホール
トラップの影響に対し強固な耐性を得ることができる。
また、この発明では、半導体基板の上にエピタキシャ
ル層を薄くし、そこに形成される各ウェル領域の深さと
ほぼ等しい構造となるようにしたので、放射線の中で重
粒子により半導体基板中で発生したホールおよび電子に
よるラッチアップ現象に対しても良好な結果を得ること
ができる。
ル層を薄くし、そこに形成される各ウェル領域の深さと
ほぼ等しい構造となるようにしたので、放射線の中で重
粒子により半導体基板中で発生したホールおよび電子に
よるラッチアップ現象に対しても良好な結果を得ること
ができる。
また、前記のようにフィールド酸化膜を薄くすれば段
差が少なくなり、さらにそのフィールド酸化膜とゲート
酸化膜つまり全面にLP−CVD法などの酸化膜を重ねれ
ば、より段差がなだらかとなるので、上層膜の被覆状態
を良好にし得る。
差が少なくなり、さらにそのフィールド酸化膜とゲート
酸化膜つまり全面にLP−CVD法などの酸化膜を重ねれ
ば、より段差がなだらかとなるので、上層膜の被覆状態
を良好にし得る。
第１図はこの発明の半導体装置の製造方法の第１の実施
例を示す工程断面図、第２図はこの発明の第２の実施例
を示す工程断面図、第３図は従来の製造方法を示す工程
断面図である。 21……半導体基板、22……基板部、23……エピタキシャ
ル層、24……Ｐウェル領域、26……フィールド酸化膜、
28……Ｎウェル領域、30……ゲート酸化膜、31……LP−
CVD酸化膜、32……ポリシリコン膜、33,34……ソース・
ドレイン領域、38……酸化膜。
例を示す工程断面図、第２図はこの発明の第２の実施例
を示す工程断面図、第３図は従来の製造方法を示す工程
断面図である。 21……半導体基板、22……基板部、23……エピタキシャ
ル層、24……Ｐウェル領域、26……フィールド酸化膜、
28……Ｎウェル領域、30……ゲート酸化膜、31……LP−
CVD酸化膜、32……ポリシリコン膜、33,34……ソース・
ドレイン領域、38……酸化膜。
Claims (3)
- 【請求項１】半導体基体上の所定部にフィールド酸化膜
を形成する工程と、 前記半導体基体上の前記所定部以外にゲート酸化膜を形
成する工程と、 前記ゲート酸化膜およびフィールド酸化膜表面にプラズ
マ処理により損傷を与える工程と、 前記ゲート酸化膜およびフィールド酸化膜上に酸化膜を
形成する工程と、 該酸化膜上の所定部にゲート電極を形成する工程を有す
ることを特徴とするMOS型半導体装置の製造方法。 - 【請求項２】前記ゲート酸化膜は850℃以下のウェット
酸化によって形成されることを特徴とした請求項１に記
載のMOS型半導体装置の製造方法。 - 【請求項３】前記半導体基体の上部に所定の厚さのエピ
タキシャル層を形成する工程と、 前記エピタキシャル層内にウェルを形成する工程とを有
することを特徴とする請求項１乃至２に記載のMOS型半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177941A JP2845955B2 (ja) | 1989-07-12 | 1989-07-12 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177941A JP2845955B2 (ja) | 1989-07-12 | 1989-07-12 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0344069A JPH0344069A (ja) | 1991-02-25 |
| JP2845955B2 true JP2845955B2 (ja) | 1999-01-13 |
Family
ID=16039749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1177941A Expired - Fee Related JP2845955B2 (ja) | 1989-07-12 | 1989-07-12 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845955B2 (ja) |
-
1989
- 1989-07-12 JP JP1177941A patent/JP2845955B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0344069A (ja) | 1991-02-25 |
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Legal Events
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