JPS618968A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
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- JPS618968A JPS618968A JP59129806A JP12980684A JPS618968A JP S618968 A JPS618968 A JP S618968A JP 59129806 A JP59129806 A JP 59129806A JP 12980684 A JP12980684 A JP 12980684A JP S618968 A JPS618968 A JP S618968A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、相補型半導体装置の微細化をすすめる際に顕
在化するラッチアップ現象を抑制し、微細化に適した相
補型半導体装置に関するものである０ 従来例の構成とその問題点 半導体装置は、最近ますます高密度化される傾向にあり
、相補型半導体装置においても微細化がすすめられてい
る。以下に、従来のＮ−ウェル相補型半導体装置につい
て第１図を用いて説明する。
在化するラッチアップ現象を抑制し、微細化に適した相
補型半導体装置に関するものである０ 従来例の構成とその問題点 半導体装置は、最近ますます高密度化される傾向にあり
、相補型半導体装置においても微細化がすすめられてい
る。以下に、従来のＮ−ウェル相補型半導体装置につい
て第１図を用いて説明する。
１はＰ形シリコン基板、２はＮ形つェル領域、３はＰ形
ソース・ドレイン領域、４はＮ形ソース・ドレイン領域
、５は絶縁分離層、６はＮ−チャネルスト・フプである
。
ソース・ドレイン領域、４はＮ形ソース・ドレイン領域
、５は絶縁分離層、６はＮ−チャネルスト・フプである
。
従来の構造では、微細化にともなって絶縁分離層５の幅
の縮小と厚さの減少により、寄生ＭＯＳをトリガ源とし
て、Ｐ形ソース・ドレイン領域３、Ｎ−ウェル領域２、
Ｐ形シリコン基板１．Ｎ形ンース・ドレイン領域４から
成る寄生サイリスタが動作状態となり、また、微細化に
ともなってウェルの横方向拡散をおさえることにより、
寄生サイリスタの一部をなす寄生ｐ−ｎ−ｐ）ランジス
タの横方向が動作しゃすくなシ、相補型半導体装置の正
常な動作を妨げていた。
の縮小と厚さの減少により、寄生ＭＯＳをトリガ源とし
て、Ｐ形ソース・ドレイン領域３、Ｎ−ウェル領域２、
Ｐ形シリコン基板１．Ｎ形ンース・ドレイン領域４から
成る寄生サイリスタが動作状態となり、また、微細化に
ともなってウェルの横方向拡散をおさえることにより、
寄生サイリスタの一部をなす寄生ｐ−ｎ−ｐ）ランジス
タの横方向が動作しゃすくなシ、相補型半導体装置の正
常な動作を妨げていた。
そこで、この改善策として従来は第２図に示すようにウ
ェル側の絶縁分離層の直下にＰ−チャネルストップ７を
打ちこむという方法（１）、あるいは第２図のようにＮ
−ウェル２の接合深さｑを浅くするという方法（ＩＩ）
がとられている。しかし、方法（Ｉ）では表面の寄生Ｍ
ＯＳに対しては抑制効果はあるが寄生ｐ−ｎ−ｐ）ラン
ジスタに対しては改善策となっていない。また、高濃度
のチャネルストップ７はＰ形ソース、ドレイン領域３の
寄生容量の増大をま・ねき・集積回路の高速化の障害と
もなる。
ェル側の絶縁分離層の直下にＰ−チャネルストップ７を
打ちこむという方法（１）、あるいは第２図のようにＮ
−ウェル２の接合深さｑを浅くするという方法（ＩＩ）
がとられている。しかし、方法（Ｉ）では表面の寄生Ｍ
ＯＳに対しては抑制効果はあるが寄生ｐ−ｎ−ｐ）ラン
ジスタに対しては改善策となっていない。また、高濃度
のチャネルストップ７はＰ形ソース、ドレイン領域３の
寄生容量の増大をま・ねき・集積回路の高速化の障害と
もなる。
方法（…）は、横方向の接合位置をかえることなく表面
の濃度を確保しているが、接合深さ８が浅くなることに
よってウェルのシート抵抗の増大をまねいて回路設計の
障害となる。
の濃度を確保しているが、接合深さ８が浅くなることに
よってウェルのシート抵抗の増大をまねいて回路設計の
障害となる。
発明の目的
本発明は前記従来の問題点を解消するもので６４
９、絶縁分離層の下部にあ九る半導体基板の一
部にポリシリコンの領域を形成した後にウェル領域を形
成し、ウェルのシート抵抗を増大させることなく横方向
の微細な領域に高濃度の不純物を与えることによって、
ラッチアップ現象に対して抑制効果のある実用的で微細
化に適した相補型半導体装置を提供することを目的とす
る。
９、絶縁分離層の下部にあ九る半導体基板の一
部にポリシリコンの領域を形成した後にウェル領域を形
成し、ウェルのシート抵抗を増大させることなく横方向
の微細な領域に高濃度の不純物を与えることによって、
ラッチアップ現象に対して抑制効果のある実用的で微細
化に適した相補型半導体装置を提供することを目的とす
る。
発明の構成
本発明は絶縁分離層の下部のウェル領域に相轟する半導
体基板をポリシリコンでおきかえてウェル領域を形成し
た相補型半導体装置であり、ポリシリコンとシリコンの
拡散速度の差によシ絶縁分離層直下のウェル領域の濃度
を確保することのできるものである。
体基板をポリシリコンでおきかえてウェル領域を形成し
た相補型半導体装置であり、ポリシリコンとシリコンの
拡散速度の差によシ絶縁分離層直下のウェル領域の濃度
を確保することのできるものである。
実施例の説明
本発明の具体的な実施例を図面をもちいて説明する。第
４図は本発明の一実施例のＮ−ウェル相補型半導体装置
の要部製造工程を示すものである。
４図は本発明の一実施例のＮ−ウェル相補型半導体装置
の要部製造工程を示すものである。
まず、Ｐ形のたとえば１０〜１５９ｍの単結晶シリコン
基板１１上に、酸化膜・１２を５００〜１０００人を成
長させる。その後、絶縁分離層を形成する 。
基板１１上に、酸化膜・１２を５００〜１０００人を成
長させる。その後、絶縁分離層を形成する 。
際にＮ−ウール側の端となる位置から１〜２μｍ
’ｆ内側までの位置を窓とするようなマスクを使
い、レジストパターン１３を形成し、このレジストパタ
ーン１３を用いて酸化膜１２およびＰ−基板１１をウェ
ルの深さよシも深くたとえば６μｍ程度でエツチングす
る四。
’ｆ内側までの位置を窓とするようなマスクを使
い、レジストパターン１３を形成し、このレジストパタ
ーン１３を用いて酸化膜１２およびＰ−基板１１をウェ
ルの深さよシも深くたとえば６μｍ程度でエツチングす
る四。
次にレジストパターン１３を除去し、Ｐ−基板の溝部１
４がすべてポリシリコンで埋められるように全面にポリ
シリコン１５を約０．５〜１μｍ堆積する。このポリシ
リコン１６の上にレジスト１６をかぶせ、表面を平坦化
させる。
４がすべてポリシリコンで埋められるように全面にポリ
シリコン１５を約０．５〜１μｍ堆積する。このポリシ
リコン１６の上にレジスト１６をかぶせ、表面を平坦化
させる。
次に、レジスト１６とポリシリコン１５のエンチング速
度がほぼ等しい異方性のドライエッチにより表面のレジ
ストおよびポリシリコンを除去する。その後、酸化膜を
除去し、シリコン基板１１とポリシリコン１５から成る
基板を形成するＣ）。
度がほぼ等しい異方性のドライエッチにより表面のレジ
ストおよびポリシリコンを除去する。その後、酸化膜を
除去し、シリコン基板１１とポリシリコン１５から成る
基板を形成するＣ）。
次に、ウェルマスクによシレシストパターン１７を形成
し、リンネ純物１８をドーズ量約３×１０１２／ｃｒａ
、注入エネルギー１００ ＫｅＶで注入し、窒素雰囲気
中で１１５０℃、９６０分拡散させ、ｎウェル領域１９
を形成する（至）。単結晶シリコンとポリシリコンでは
、拡散速度に約１０倍の差があるため、溝部１４に埋め
込まれたポリシリコン１５の領域では拡散が速く進み濃
度の低下は少なくほぼ均一の濃度となシ、再びシリコン
基板１１領域に入ったところで急激に拡散速度が落ち濃
度が低下する。このため、第１図のウェル２の形状と異
なシ、ポリシリコン１６の形状に規定されたようなウェ
ル１９の形状となる。
し、リンネ純物１８をドーズ量約３×１０１２／ｃｒａ
、注入エネルギー１００ ＫｅＶで注入し、窒素雰囲気
中で１１５０℃、９６０分拡散させ、ｎウェル領域１９
を形成する（至）。単結晶シリコンとポリシリコンでは
、拡散速度に約１０倍の差があるため、溝部１４に埋め
込まれたポリシリコン１５の領域では拡散が速く進み濃
度の低下は少なくほぼ均一の濃度となシ、再びシリコン
基板１１領域に入ったところで急激に拡散速度が落ち濃
度が低下する。このため、第１図のウェル２の形状と異
なシ、ポリシリコン１６の形状に規定されたようなウェ
ル１９の形状となる。
その後、通常工程にしたがい、Ｎ−チャネルストップ２
０．絶縁分離層２１．Ｐ形及びｎ形ＭＯＳ型電界効果ト
ランジスタのｐ形ソース・ドレイン２２とｎ形ソース・
ドレイン２３及びゲート電極２４をＮ−ウェル１９内と
Ｐ−基板１１内に形成して、（匂のような相補型半導体
装置を作る。
０．絶縁分離層２１．Ｐ形及びｎ形ＭＯＳ型電界効果ト
ランジスタのｐ形ソース・ドレイン２２とｎ形ソース・
ドレイン２３及びゲート電極２４をＮ−ウェル１９内と
Ｐ−基板１１内に形成して、（匂のような相補型半導体
装置を作る。
発明の効果
以上のように、本発明は絶縁分離層の下部にあたるウェ
ル領域の一部がポリシリコンによって形成されていて、
絶縁分離層の直下の横方向の不純物濃度を確保した相補
型半導体装置であり、表面ラッチアップのトリガ源とな
る寄生ＭＯＳ７５Ｚ動作状態になるのを抑制するととも
に、微細化による横方向の寄生バイポーラの効果をおさ
えて、ラッチアツブ耐圧改善に効果を発揮する微細化に
適した相補型半導体装置でありその実用的効果は太きい
。
ル領域の一部がポリシリコンによって形成されていて、
絶縁分離層の直下の横方向の不純物濃度を確保した相補
型半導体装置であり、表面ラッチアップのトリガ源とな
る寄生ＭＯＳ７５Ｚ動作状態になるのを抑制するととも
に、微細化による横方向の寄生バイポーラの効果をおさ
えて、ラッチアツブ耐圧改善に効果を発揮する微細化に
適した相補型半導体装置でありその実用的効果は太きい
。
第１図、第２図、第３図は従来のＮ−ウェルプロセスに
よって形成されたＮ−ウェル相補型半導体装置の要部断
面図、第４図（へ）〜に）は本発明の一実施例の相補型
半導体装置の要部製造工程を示す断面図である。 １１・・・・・・単結晶半導体シリコン基板、１６・・
・・・・ポリシリコン領域、１９・・・・・・Ｎ−ウェ
ル領域、２１・・・・・・絶縁分離層、２２・・・・・
・ｐ形ソース・ドレイン領域、２３・・・・・・Ｎ形ソ
ース・ドレイン領域、２４・・・・・・ゲート電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 纂４図 第４図 １５、 ｔｓ
よって形成されたＮ−ウェル相補型半導体装置の要部断
面図、第４図（へ）〜に）は本発明の一実施例の相補型
半導体装置の要部製造工程を示す断面図である。 １１・・・・・・単結晶半導体シリコン基板、１６・・
・・・・ポリシリコン領域、１９・・・・・・Ｎ−ウェ
ル領域、２１・・・・・・絶縁分離層、２２・・・・・
・ｐ形ソース・ドレイン領域、２３・・・・・・Ｎ形ソ
ース・ドレイン領域、２４・・・・・・ゲート電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 纂４図 第４図 １５、 ｔｓ
Claims (1)
- 一方の導電型の半導体基板と、前記基板の一部に埋めこ
まれたポリシリコンの領域と、前記基板と反対導電型で
前記基板の一部および前記ポリシリコンの全部にまたが
るように形成されたウェルの領域と、このウェル領域の
内部で前記ポリシリコン領域外に形成された第１のＭＯ
Ｓ型半導体装置と、前記基板内に形成された第２のＭＯ
Ｓ型半導体装置と、前記ポリシリコンの上部および前記
基板上部の一部分にまたがり前記２つのＭＯＳ型半導体
装置間に形成された絶縁分離層とを備えたことを特徴と
する相補型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129806A JPS618968A (ja) | 1984-06-22 | 1984-06-22 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129806A JPS618968A (ja) | 1984-06-22 | 1984-06-22 | 相補型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS618968A true JPS618968A (ja) | 1986-01-16 |
Family
ID=15018680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59129806A Pending JPS618968A (ja) | 1984-06-22 | 1984-06-22 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618968A (ja) |
-
1984
- 1984-06-22 JP JP59129806A patent/JPS618968A/ja active Pending
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