JP5511353B2 - 半導体装置 - Google Patents

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本発明は、素子分離構造にシャロートレンチ分離を有する、Ｎ型のＭＯＳトランジスタをＥＳＤ保護素子として使用したＭＯＳ型トランジスタを有する半導体装置に関する。
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
オフトランジスタは、他ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に多量の静電気による電流を流しきる必要があるため、数百ミクロンレベルの大きなトランジスタ幅（Ｗ幅）にて設定されることが多い。
オフトランジスタのゲート電位はＶｓｓに固定され、オフ状態になっているものの、内部回路のＮ型ＭＯＳトランジスタと同様に１ｖ以下の閾値を有するために、ある程度のサブスレッショルド電流が生じてしまう。上述のように、オフトランジスタのＷ幅が大きいために動作待機時のオフリーク電流も大きくなり、オフトランジスタを搭載するＩＣ全体の動作待機時の消費電流が増大してしまうという問題点があった。
特にシャロートレンチ分離を素子分離構造に用いる半導体装置の場合、その構造自体や製造方法に由来してシャロートレンチ近接の領域で結晶欠陥層などのリーク電流を発生し易い領域を有するという問題点があり、オフトランジスタのオフリーク電流はさらに大きな問題点となる。
保護素子のリーク電流を低減するための改善策として、電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する例も提案されている（例えば、特許文献１参照。）。
特開２００２−２３１８８６号公報
しかしながら、オフトランジスタのオフリーク電流を小さく抑えるためにＷ幅を小さくすると、十分な保護機能を果たせなくなってしまい、また改善例のように電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する半導体装置においては、複数のトランジスタを有するため占有面積が大きく増大し、半導体装置のコストアップに繋がるなどの問題点があった。
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域に接したＰ型の領域に側面および底面を囲まれた前記外部接続端子からの信号を受けるＮ型の領域が形成されている半導体装置とした。
また、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域と接したＰ型の領域は、前記外部接続端子からの信号を受けるＮ型の領域に前記半導体装置の電源電圧以上の電圧が印加された際に、前記外部接続端子からの信号を受けるＮ型の領域と、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域とがパンチスルーして導通し、また、記外部接続端子からの信号を受けるＮ型の領域と底面に形成されたＰ型の領域との間でダイオードブレークダウンを生じるような幅および濃度で設けられている半導体装置とした。
これらの手段によって、オフリーク電流を小さく抑えつつ十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
以上説明したように、本発明によれば、外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域に接したＰ型の領域に側面および底面を囲まれた前記外部接続端子からの信号を受けるＮ型の領域が形成されている半導体装置とした。
また、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域と接したＰ型の領域は、前記外部接続端子からの信号を受けるＮ型の領域に前記半導体装置の電源電圧以上の電圧が印加された際に、前記外部接続端子からの信号を受けるＮ型の領域と、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域とがパンチスルーして導通し、また、記外部接続端子からの信号を受けるＮ型の領域と底面に形成されたＰ型の領域との間でダイオードブレークダウンを生じるような幅および濃度で設けられている半導体装置とした。
これらの手段によって、オフリーク電流を小さく抑えつつ十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。 本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的上面図である。
以下、本発明を実施するための形態について図面を参照して説明する。
図１は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。
Ｐ型のシリコン基板１０１上にＮ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２が形成されており、ソース領域２０１とドレイン領域２０２の間のチャネル領域上には、シリコン酸化膜などからなるゲート絶縁膜４０１が設けられ、その上面にポリシリコンなどからなるゲート電極４０２が形成されている。また、他の素子との間の絶縁分離にはシャロートレンチ構造が用いられており、トランジスタの外周はトレンチ分離領域３０１に囲まれている。
図１の実施例においては、２組のゲートＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１を示している。
ここで、ドレイン領域２０２に接したＰ型の領域８０１を介して外部接続端子からの信号を受けるＮ型の領域９０１が形成されている。即ち、Ｎ型の領域９０１はその側面全域および底面に接してＰ型の領域８０１が形成されている。Ｐ型の領域８０１は、外部接続端子からの信号を受けるＮ型の領域９０１に半導体装置の電源電圧以上の電圧が印加された際に、外部接続端子からの信号を受けるＮ型の領域９０１とドレイン領域２０２とがパンチスルーして導通するような、図１では横方向となる長さＬ、図１では紙面と垂直方向でありドレイン領域２０２と平行な方向の幅および不純物濃度を有して、Ｎ型の領域９０１と接して形成されている。
図２は図１で示される第１の実施例を上から見た模式的上面図である。Ｐ型の領域８０１とＮ型の領域９０１とが接する距離である幅Ｗを示している。
Ｐ型の領域８０１におけるＰ型の不純物濃度と、Ｐ型の領域８０１およびＮ型の領域９０１とが接する長Ｌさおよび幅Ｗを適宜組み合わせて設定することにより、所望の印加電圧で外部接続端子からの信号を受けるＮ型の領域９０１と、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のドレイン領域２０２とをパンチスルーさせることが可能である。
Ｐ型の領域８０１の幅をこのように設定することにより、通常の半導体装置の動作状態で電源電圧以下の電圧の信号が外部端子に印加されている状態では、外部接続端子からの信号を受けるＮ型の領域９０１とドレイン領域２０２とは逆導電型のＰ型の領域８０１で分離された状態となるため、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のドレイン領域２０２には外部端子に印加された信号（電圧）は伝達されず、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のオフリーク電流の発生を根本的に防止することができる。
また、外部接続端子からの信号を受けるＮ型の領域９０１の底面に接するＰ型の領域８０１は、外部接続端子からの信号を受けるＮ型の領域９０１に半導体装置の電源電圧以上の電圧が印加された際に、外部接続端子からの信号を受けるＮ型の領域９０１と、Ｐ型の領域８０１との間でダイオードブレークダウンを生じる濃度で形成されている。
外部接続端子に大きな電圧（例えば静電気パルス）が印加された場合には、外部接続端子からの信号を受けるＮ型の領域９０１とＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のドレイン領域２０２とがパンチスルーして導通し、ＥＳＤ保護用のＮ型ＭＯＳトランジスタがバイポーラ動作し、静電気パルス電流を逃がすとともに、外部接続端子からの信号を受けるＮ型の領域９０１と外部接続端子からの信号を受けるＮ型の領域９０１の底面に接するＰ型の領域８０１との間でダイオードブレークダウンを生じ、効率よく大きな電流を逃すことができる。
これらの動作により、内部回路要素に対する保護機能がしっかりと発揮される。また、図１の実施例においては、簡単のためコンベンショナル構造のＥＳＤ保護用のＮ型ＭＯＳトランジスタの例を示したが、本発明はこれに限定されず、ＬＤＤ構造や、ドレイン領域２０２を一定の幅でゲート電極４０２から離して設定するオフセットドレイン構造などのトランジスタ構造を用いても構わない。
１０１ Ｐ型のシリコン基板
２０１ ソース領域
２０２ ドレイン領域
３０１ トレンチ分離領域
４０１ ゲート絶縁膜
４０２ ゲート電極
６０１ ＥＳＤ保護用のＮ型ＭＯＳトランジスタ
８０１ Ｐ型の領域
９０１ 外部接続端子からの信号を受けるＮ型の領域

Claims (3)

  1. 外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、
    前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域に接するＰ型の領域と、
    前記Ｐ型の領域に側面全域および底面を囲まれた前記外部接続端子からの信号を受ける、前記Ｐ型の領域と接するＮ型の領域と、
    が形成されており、
    前記Ｐ型の領域がパンチスルーする電圧が、前記ドレイン領域と前記Ｎ型の領域との間の距離である長さおよび前記Ｐ型の領域の不純物濃度により設定され、前記Ｐ型の領域は、前記Ｎ型の領域に電源電圧以上の電圧が印加された際に、前記Ｎ型の領域と、前記ドレイン領域とがパンチスルーして導通するとともに、前記Ｎ型の領域と底面に形成されたＰ型の領域との間でダイオードブレークダウンを生じる前記不純物濃度で設けられている半導体装置。
  2. 前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、ＬＤＤ構造のＮ型ＭＯＳトランジスタで形成されている請求項１記載の半導体装置。
  3. 前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、オフセットドレイン構造のＮ型ＭＯＳトランジスタで形成されている請求項１記載の半導体装置。
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