JPH0494163A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置の製造技術に関■ し、特にスタックド構造を有する情報蓄積用容量ｉ子を
備えたＤ　ＲＡ　Ｍ（Ｄｙｎａｍ＋ｃ　Ｒａｎｄｏｍ　
Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に適用して有効な技術に
関するものである。

〔従来の技術〕

４メガビツト〔Ｍｂｉｔ３や１６メガビントＣＩＪｂ＋
ｔ〕の大容量を有するＤＲＡＭのメモリセルは、横方向
の寸法縮小に伴う情報蓄積用容量素子の蓄積電荷量の減
少を補うために、情報蓄積用容量素子をメモリセル選択
用ＭＩＳＦＥＴの上方に配置する、いわゆるスタックド
構造を採用している。上記スタックド構造の情報蓄積用
容量素子は、通常低抵抗ポリシリコンからなる一対の電
極（下部電極および上部電極）とこれらの電極間に設け
られた絶縁膜とで構成されており、上記下部電極の一部
はメモリセル選択用ＭＩＳＦＥＴの一方の半導体領域に
接続されている。

従来、スタックド構造の情報蓄積用容量素子、特にその
下部電極の蓄積電荷量を確保するため、表面積をできる
だけ大きくした下部電極構造が幾つか提案されているが
、その一つに「アイ・イー、デイ−・エム（ＩＥＤＭ）
８８Ｊ　Ｐ５９２〜Ｐ５９５において論じられているフ
ィン（ＦＩＮ）　　構造がある。上記フィン構造の下部
電極は、断面が略Ｙ字状にパターニングされた低抵抗ポ
リシリコン層を複数段積み重ねることによって、その表
面積の増加を図っている。

〔発明が解決しようとする課題〕

ところが、前記フィン構造の情報蓄積用容量素子の下部
電極は、それを作製するための工程数が多いという欠点
がある。本発明者の検討によれば、その−因は、情報蓄
積用容量素子の下部電極を構成する低抵抗ポリシリコン
層をパターニングする工程数が多いことにある。

本発明は、上記した問題点に着目してなされたものであ
り、その目的は、スタックド構造の情報蓄積用容量素子
を存するＤＲＡＭの製造工程数を低減することのできる
技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段； 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。

本願の一発明は、絶縁膜に開孔した接続孔内に選択ＣＶ
Ｄ法によって埋込んだポリシリコン層を複数段積み重ね
ることによってスタックド構造を有する情報蓄積用容量
素子の下部電極を形成するＤＲＡＭの製造方法である。

〔作用〕

上記した手段によれば、情報蓄積用容量素子の下部電極
を構成するそれぞれの、ポリシリコン層を選択ＣＶＤ法
によって接続孔内に形成することにより、それぞれのポ
リシリコン層をエツチングでパターニングする工程が不
要となるので、低抵抗ポリシリコン層を複数段積み重ね
た構造を有する下部電極を従来技術よりも少ない工程数
で作製することができる。

以下、実施例により本発明を詳述する。なお、実施例を
説明するための全図において同一機能を有するものは同
一の符号を付し、その繰り返しの説明は省略する。

〔実施例〕

第１図は、ＤＲＡＭのメモリセル選択用ＭｆＳＦ　Ｅ　
Ｔ　ＱＳを形成した半導体基板くウェハ）１の断面図で
ある。

ｐ−形ンリコン単結晶からなる上記基板１のメモリセル
形成領域の主面にはｐ形つェル領域２が設けられている
。上記ｐ形つェル領域２の主面には、酸化珪素からなる
素子分離用のフィールド絶縁膜３が設けられている。上
記フィールド絶縁膜３の下には、ｐ形チャネルストッパ
領域４が設けられている。上記フィールド絶縁膜３によ
って周囲を囲まれたｐ形つェル領域２のアクティブ領域
の主面には、メモリセル選択用ＭＩ　５ＦＥＴＱｓのゲ
ート絶縁膜５が設けられている。上記ゲート絶縁膜５の
上にはワード線（ＷＬ）を兼ねたメモリセル選択用ＭＩ
ＳＦＥＴＱｓのゲート電極６が設けられている。上記ゲ
ート電極６は、ポリシリコン膜で構成されてふり、この
ポリシリコン膜には抵抗値を低減するｎ形不純物（Ｐま
たはＡｓ）がイオン注入法または熱拡散法で導入されて
いる。

上記ゲート電極６の上には、酸化珪素からなる絶縁膜７
が設けられている。また、上記ゲート電極６および絶縁
膜７の側壁には、酸化珪素からなるサイドウオールスペ
ーサ８が設けられている。上記サイドウオールスペーサ
８とフィールド絶縁膜３とによって周囲を囲まれたｐ形
つェル領域２には、メモリセル選択用ＭＩＳＦＥＴＱＳ
　のソース、ドレインを構成するＬ　Ｄ’Ｄ（Ｌｉｇｈ
ｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のｎ形半導体領
域９が設けられている。

次に、第２図に示すように、上記ｎ形半導体領域９の上
にパッド層ＩＯを形成する。上記パッド層１０は、ｎ形
半導体領域９の上に選択ＣＶＤ法でポリシリコン層を選
択成長させ、その後玉とポリシリコン層にイオン注入法
でｎ形不純物（ＰまたはＡｓ）を導入して形成する。

次に、第３図に示すように、基板１の全面にＣＶＤ法で
層間絶縁膜１１を堆積した後、メモリセル選択用ＭＩＳ
ＦＥＴＱｓの一方のｎ形半導体領域９　（情報蓄積用容
量素子の下部電極が接続される側）の上方の層間絶縁膜
１１をエツチングで開孔してパッド層１０に達する接続
孔１２を形成する。上記層間絶縁膜１１は、窒化珪素か
らなる。

次に、第４図に示すように、上記接続孔１２内＝露出し
ているパッド層ＩＯの上に選択ＣＶＤ法でポリシリコン
層１３を選択成長させ、その後上記ポリンリコン層１３
にイオン注入法でｎ形不純物（ＰまたはＡｓ）を導入す
る。

次に、第５図；＝示すように、基板１の全面にＣＶＤ法
で層間絶縁膜１４を堆積した後、ポリシリコン層１３の
上の層間絶縁膜１４をエツチングで開孔して接続孔１５
を形成する。上記層間絶縁膜１４は、酸化珪素からなる
。

次に、第６図に示すように、上記接続孔１５内に露出し
ているポリシリコン層１３の上に選択ＣＶＤ法でポリシ
リコン層１６を選択成長させ、その後上記ポリシリコン
層１６にイオン注入法でｎ形不純物（ＰまたはＡｓ）を
導入することにより、ポリシリコン層１３の上にポリシ
リコン層１６を積み重ねた構造を有する情報蓄積用容量
素子の下部電極１７を形成する。

次に、第７図に示すように、酸化珪素からなる層間絶縁
膜１４、その下層の窒化珪素からなる層間絶縁膜１１の
それぞれをウェットエツチングで除去した後、基板１の
全面にＣＶＤ法で窒化珪素からなる絶縁膜１８を堆積し
、続いて上記絶縁膜１８の表面を熱酸化することにより
、実質的に窒化珪素と酸化珪素の二層からなる絶縁膜１
８を形成する。

次に、第８図に示すように、情報蓄積用容量素子の上部
電極を構成するポリシリコン膜１９をＣＶＤ法で基板１
の全面に堆櫂し、上記ポリシリコン膜１９にイオン注入
法または熱拡散法でｎ形不純物（ＰまたはＡｓ）を導入
した後、ポリシリコン膜１９、その下層の絶縁膜１８の
それぞれをエツチングでパターニングすることにより、
ポリシリコン層１３の上にポリシリコン層１６を積み重
ねた下部電極１７、絶縁膜１８および上部電極であるポ
リシリコン膜１９からなるスタックド構造を有する情報
蓄積用容量素子Ｃを形成する。

その後、第９図に示すように、基板Ｉの全面に酸化珪素
からなる層間絶縁膜２０をＣＶＤ法で堆積した後、メモ
リセル選択用ＭＩＳＦＥＴＱｓのもう一方のｎ形半導体
領域９の上方の層間絶縁膜２０をエンチングて開孔して
バンド層１０に達する接続孔２１を形成する。続いて、
上記層間絶縁膜２０にデータ線（ＤＬ）用のＡｌ配線２
２を形成した後、基板１の全面に窒化珪素からなるパッ
ンベーンヨン膜２３をＣＶ’Ｄ法で堆積することにより
、メモリセル選択用ＭＩＳＦＥＴＱｓとスタックド構造
の情報蓄積用容量素子Ｃとの直列回路で構成されたＤＲ
ＡＭのメモリセルが完成する。

このように、本実施例のＤＲＡＭの製造方法によれば、
情報蓄積用容量素子Ｃの下部電極１７を構成するポリシ
リコン層１３．１６を選択ＣＶＤ法によってそれぞれ形
成するようにしたので、情報蓄積用容量素子の下部電極
を構成するそれぞれのポリシリコン層をエツチングでバ
ターニングする従来技術に比べて工程数を低減すること
ができる。

また、本実施例のＤＲＡＭの製造方法によれば、二つの
ポリシリコン層１３．１６を債み重ねて下部電極１７を
構成したことにより、下部電極１７の表面積が大きくな
り、情報蓄積用容量素子Ｃの蓄積電荷量が充分に確保さ
れるのて、メモリセルのソフトエラー率が低減する。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

前記実施例では、情報蓄積用容量素子の下部電極を構成
するポリシリコン層を選択ＣＶＤ法によって形成したが
、選択ＣＶＤ法に代えて選択エピタキシャル法によって
形成した場合でも同様の効果を得ることができる。

前記実施例では、情報蓄積用容量素子の下部電極を二段
に重ねたポリシリコン層で構成した場合について説明し
たが、本発明は、情報蓄積用容量素子の下部電極を三段
またはそれ以上に重ねたポリシリコン層で構成するＤＲ
ＡＭにも適用することができる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下言己のとおり
である。

絶縁膜に開孔した接続孔内に選択ＣＶＤ法によって埋込
んだポリシリコン層を複数段積み重ねることによってス
タックド構造を有する情報蓄積用容量素子の下部電極を
形成する本発明のＤＲＡＭの製造方法によれば、ポリシ
リコン層をエツチングして下部電極を形成する場合に比
べて工程数が低減される。

【図面の簡単な説明】

第１図乃至第９図は、本発明の一実施例である半導体集
積回路装置の製造方法を工程順に示す半導体基板の要部
断面図である。 １・・・半導体基板、２・・・ｐ形つェル領域、３・・
・フィールド絶縁膜、４・・・ｐ形チャネルストッパ領
域、５・・・ゲート絶縁膜、６・・・ゲート電極、７，
１８・・・絶縁膜、８・・・サイドウオールスペーサ、
９・・・ｎ形半導体領域、１０・・・パッド層、１１．
１４．２０・・・層間絶縁膜、ｔ２，１５．２１・・・
接続孔、１３．１６・・・ポリシリコン層、１７・・・
下部電極、１９・・・ポリシリコン膜、２２・・・Ａｆ
配線、２３・・・パ７ンベー／ヨン膜。

Claims (1)

1. 【特許請求の範囲】 １、絶縁膜に開孔した接続孔内に選択ＣＶＤ法によって
   埋込んだポリシリコン層を複数段積み重ねることによっ
   て、スタックド構造を有する情報蓄積用容量素子の下部
   電極を形成することを特徴とするメモリセル選択用ＭＩ
   ＳＦＥＴとスタックド構造の情報蓄積用容量素子との直
   列回路で構成されたメモリセルを有するＤＲＡＭを備え
   た半導体集積回路装置の製造方法。 ２、前記接続孔内に選択ＣＶＤ法によってポリシリコン
   層を埋込む手段に代えて、選択エピタキシャル法によっ
   てポリシリコン層を埋込むことを特徴とする請求項１記
   載の半導体集積回路装置の製造方法。