JPH02170561A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02170561A JPH02170561A JP32658088A JP32658088A JPH02170561A JP H02170561 A JPH02170561 A JP H02170561A JP 32658088 A JP32658088 A JP 32658088A JP 32658088 A JP32658088 A JP 32658088A JP H02170561 A JPH02170561 A JP H02170561A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するものである。
従来の技術
多結晶Ｓｉ膜を挟んだ層間絶縁膜を介して集積回路素子
から成る層を積層させた三次元回路素子の層間配線構造
の従来の形成方法の典型例を第３図に示す。絶縁膜３上
に堆積させた多結晶Ｓｉ（シリコン）膜２に層間配線の
為の開孔部の径よりも大きい径の開孔部２１を形成し、
その上部に層間絶縁１１１及びたとえばＭＯＳ ）ラン
ジスタ５から成る集積回路素子層を形成する（ａ）。５
１はゲート電極、５２はゲート絶線膜、５３．５５はソ
ース、ドレイン、５４はチャネル形成領域である。次に
エツチングマスクを用いて絶縁膜１及び絶縁膜２を同時
に開孔して開孔部３０を形成し下部の集積回路素子層１
００の配線部の金属４表面を露出させる（ｂ）。次に層
間配線用の金属７を開孔部に埋込み、さらに上部の集積
回路素子層の配線部の金属８とを形成するとともに金属
７と８をコンタクトさせ、層間配線構造を形成する（Ｃ
）。
から成る層を積層させた三次元回路素子の層間配線構造
の従来の形成方法の典型例を第３図に示す。絶縁膜３上
に堆積させた多結晶Ｓｉ（シリコン）膜２に層間配線の
為の開孔部の径よりも大きい径の開孔部２１を形成し、
その上部に層間絶縁１１１及びたとえばＭＯＳ ）ラン
ジスタ５から成る集積回路素子層を形成する（ａ）。５
１はゲート電極、５２はゲート絶線膜、５３．５５はソ
ース、ドレイン、５４はチャネル形成領域である。次に
エツチングマスクを用いて絶縁膜１及び絶縁膜２を同時
に開孔して開孔部３０を形成し下部の集積回路素子層１
００の配線部の金属４表面を露出させる（ｂ）。次に層
間配線用の金属７を開孔部に埋込み、さらに上部の集積
回路素子層の配線部の金属８とを形成するとともに金属
７と８をコンタクトさせ、層間配線構造を形成する（Ｃ
）。
以上のように構成された従来の半導体装置の製造方法に
おいては、多結晶Ｓｉ膜２と層間配線用の金属７との間
に絶縁膜１及び３が存在する為、金属７と多結晶Ｓｉ膜
２との電気的短絡を防いでいる。
おいては、多結晶Ｓｉ膜２と層間配線用の金属７との間
に絶縁膜１及び３が存在する為、金属７と多結晶Ｓｉ膜
２との電気的短絡を防いでいる。
発明が解決しようとする課題
しかしながら上記のような半導体装置の製造方法では、
第３図（ｂ）に示すように層間配線の為の開孔部３０の
径が、内部ではＡであるのに対し、入口ではＢの様に拡
がってしまう為、上部の集積回路素子層の金属８と、開
孔部に埋込まれた金属７とのコンタクト面積が必要以上
に拡大してしまい、集積度が高（設計寸法が小さい回路
素子には好ましくない。
第３図（ｂ）に示すように層間配線の為の開孔部３０の
径が、内部ではＡであるのに対し、入口ではＢの様に拡
がってしまう為、上部の集積回路素子層の金属８と、開
孔部に埋込まれた金属７とのコンタクト面積が必要以上
に拡大してしまい、集積度が高（設計寸法が小さい回路
素子には好ましくない。
また、絶縁膜１および２はＣＶＤ法による５ｉ０２等を
堆積して形成するので、多結晶膜２の側壁のカバーレッ
ジの不完全性により、金属７と多結晶Ｓｉ膜２とが電気
的短絡を起す恐れがある。
堆積して形成するので、多結晶膜２の側壁のカバーレッ
ジの不完全性により、金属７と多結晶Ｓｉ膜２とが電気
的短絡を起す恐れがある。
本発明はかかる点に鑑み、層間配線の為の開孔部に埋め
込まれた金属７の断面積が一定で、層間配線の為の開孔
部に埋め込まれた金属７と多結晶Ｓｉ膜２との電気的短
絡を防止する半導体装置の製造方法を提供することを目
的とする。
込まれた金属７の断面積が一定で、層間配線の為の開孔
部に埋め込まれた金属７と多結晶Ｓｉ膜２との電気的短
絡を防止する半導体装置の製造方法を提供することを目
的とする。
課題を解決するための手段
本発明の手段は第１回のドライエツチングにより多結晶
Ｓｉ等の導電体膜と層間絶縁膜を同時に開孔して開孔部
を形成し、下部の集積回路部の配線部を露出させ、所望
の膜厚で絶縁膜上および開孔部に絶縁物膜を堆積させ、
さらにエツチングマスク無しの自己整合的な第２回のド
ライエツチングにより、開孔部側壁の絶縁物膜を残し前
記配線部を露出させた後、開孔部に接続用導体を埋込む
ことにより層間配線構造を形成することを方法である。
Ｓｉ等の導電体膜と層間絶縁膜を同時に開孔して開孔部
を形成し、下部の集積回路部の配線部を露出させ、所望
の膜厚で絶縁膜上および開孔部に絶縁物膜を堆積させ、
さらにエツチングマスク無しの自己整合的な第２回のド
ライエツチングにより、開孔部側壁の絶縁物膜を残し前
記配線部を露出させた後、開孔部に接続用導体を埋込む
ことにより層間配線構造を形成することを方法である。
本発明の他の手段は、第１回のドライエツチングにより
、多結晶シリコン膜と層間絶縁膜を同時に開孔して開孔
部を形成し、下部の集積回路部の配線部表面にあらかじ
め堆積させておいたＳｉ３Ｎ４膜等の耐酸化膜を露出さ
せ、露出した多結晶シリコン膜の側壁を望ましくは１０
ｎｍ以上の膜厚で熱酸化を行い、さらに所望の膜厚で絶
縁膜上および開孔部に絶縁物膜を堆積させ、エツチング
マスク無しの自己整合の第２回ドライエツチングにより
、開孔部側壁の絶縁物膜を残し、再び前記耐酸化膜表面
を露出させ、エツチングマスクを用いて第３回のドライ
エツチングを行い耐酸化膜を除去し、下地配線部を露出
させた後、開孔部に接続用導体を埋込むことにより層間
配線構造を形成する方法である。
、多結晶シリコン膜と層間絶縁膜を同時に開孔して開孔
部を形成し、下部の集積回路部の配線部表面にあらかじ
め堆積させておいたＳｉ３Ｎ４膜等の耐酸化膜を露出さ
せ、露出した多結晶シリコン膜の側壁を望ましくは１０
ｎｍ以上の膜厚で熱酸化を行い、さらに所望の膜厚で絶
縁膜上および開孔部に絶縁物膜を堆積させ、エツチング
マスク無しの自己整合の第２回ドライエツチングにより
、開孔部側壁の絶縁物膜を残し、再び前記耐酸化膜表面
を露出させ、エツチングマスクを用いて第３回のドライ
エツチングを行い耐酸化膜を除去し、下地配線部を露出
させた後、開孔部に接続用導体を埋込むことにより層間
配線構造を形成する方法である。
本発明によれば、層間絶縁膜とこの間の導電体膜を同時
にエツチングして開孔部を形成するため、断面の一定な
微小開孔部が形成でき、層間配線のコンタクト面積を小
さくすることができ、かつ導電体膜と接続用金属との短
絡の防止も完璧に行うことが可能となる。
にエツチングして開孔部を形成するため、断面の一定な
微小開孔部が形成でき、層間配線のコンタクト面積を小
さくすることができ、かつ導電体膜と接続用金属との短
絡の防止も完璧に行うことが可能となる。
作用
本発明は前記した手段により、従来の第３図（ａ）に示
したごとく、多結晶Ｓｉ等の導電体膜２を堆積させた直
後に開孔部３０をするのではなく、導電体膜を挟んだ層
間絶縁膜構造を形成したのち、ドライエツチングにより
絶縁膜と導電体膜を同時に開孔することにより、径が一
定の層間配線の為の開孔部が形成され、そこに埋込まれ
た等の接続用導体の断面積は一定となる。また、導電体
が多結晶Ｓｉ膜の場合その側壁を熱酸化すれば、多結晶
Ｓｉ膜の側壁は完全に酸化膜で覆われ、さらに熱酸化膜
上に絶縁体膜を堆積させることにより、層間配線の為の
開孔部に埋め込まれた接続用導体と多結晶Ｓｉ膜との間
の電気的絶縁性が高まり、電気的短絡を完全に防止する
ことができる。
したごとく、多結晶Ｓｉ等の導電体膜２を堆積させた直
後に開孔部３０をするのではなく、導電体膜を挟んだ層
間絶縁膜構造を形成したのち、ドライエツチングにより
絶縁膜と導電体膜を同時に開孔することにより、径が一
定の層間配線の為の開孔部が形成され、そこに埋込まれ
た等の接続用導体の断面積は一定となる。また、導電体
が多結晶Ｓｉ膜の場合その側壁を熱酸化すれば、多結晶
Ｓｉ膜の側壁は完全に酸化膜で覆われ、さらに熱酸化膜
上に絶縁体膜を堆積させることにより、層間配線の為の
開孔部に埋め込まれた接続用導体と多結晶Ｓｉ膜との間
の電気的絶縁性が高まり、電気的短絡を完全に防止する
ことができる。
実施例
第１図は本発明の第１の実施例における半導体装置の製
造方法を示した図であり、第３図と同一部分には同一番
号を付す。１及び３は５ｉ０２等の層間絶縁膜、２は多
結晶Ｓｉ膜、５は上部集積回路部のＭＯＳトランジスタ
で絶縁膜１上に形成されている。４は下部の集積回路素
子から成る層１００の配線部の金属である。ＭＯＳトラ
ンジスタ５は絶縁膜１，３により金属４と電気的に絶縁
されている。多結晶Ｓｉ膜２は、各層上下集積回路部間
の電気信号のクロストークを防止する等の働きをする。
造方法を示した図であり、第３図と同一部分には同一番
号を付す。１及び３は５ｉ０２等の層間絶縁膜、２は多
結晶Ｓｉ膜、５は上部集積回路部のＭＯＳトランジスタ
で絶縁膜１上に形成されている。４は下部の集積回路素
子から成る層１００の配線部の金属である。ＭＯＳトラ
ンジスタ５は絶縁膜１，３により金属４と電気的に絶縁
されている。多結晶Ｓｉ膜２は、各層上下集積回路部間
の電気信号のクロストークを防止する等の働きをする。
導電体であって、多結晶Ｓｉ以外のものを膜２として用
いることもできる（第１図（ａ））。第１図（ａ）の様
な構成を形成した後、エツチングマスクを用いて第１回
のドライエツチングにより、絶縁膜１．多結晶Ｓｉ膜２
．絶縁膜３を一度に開孔して開孔部４０を形成し、金属
４の表面を露出させる。（第１図（ｂ））次に、ＣＶＤ
法により５ｉ０２膜等絶縁物膜６を膜１上および開孔部
４０表面に５００ｎｍ程度堆積させる。（第１図（Ｃ）
）。さらにエツチングマスク無しで、絶縁膜６に対して
５００ｎｍ程度除去するよう第２回のドライエツチング
を行い、絶縁膜６を開孔部４０の側壁のみ残し、金属４
の表面を再び露出させる。
いることもできる（第１図（ａ））。第１図（ａ）の様
な構成を形成した後、エツチングマスクを用いて第１回
のドライエツチングにより、絶縁膜１．多結晶Ｓｉ膜２
．絶縁膜３を一度に開孔して開孔部４０を形成し、金属
４の表面を露出させる。（第１図（ｂ））次に、ＣＶＤ
法により５ｉ０２膜等絶縁物膜６を膜１上および開孔部
４０表面に５００ｎｍ程度堆積させる。（第１図（Ｃ）
）。さらにエツチングマスク無しで、絶縁膜６に対して
５００ｎｍ程度除去するよう第２回のドライエツチング
を行い、絶縁膜６を開孔部４０の側壁のみ残し、金属４
の表面を再び露出させる。
（第１図（ｄ））このドライエツチングとして、垂直方
向にエツチングガスを入射させた異方性のドライエツチ
ングを行うことにより、膜１および金属４上の絶縁物膜
６を除去し、開孔部４０側壁部にＳｉ膜２を覆うごとく
絶縁物膜６を残すことができる。このエツチングは自己
整合的であり工程の複雑化を防ぐことができる。こうし
て、金属４表面を露出させたのち、開孔部４０に接続用
導体となる金属７を埋め込み、さらに上部の集積回路素
子層の配線部の金属８とコンタクトさせ、層間配線構造
を形成する。（第１図（ｅ）） 以上のように本実施例によれば、多結晶Ｓｉ等の導体膜
を挟んだ層間絶縁膜を一度にエツチングし開孔すること
により、径が一定の層間配線の為の開孔部４０が形成さ
れ、そこに埋め込まれた金属の断面積は一定となる。
向にエツチングガスを入射させた異方性のドライエツチ
ングを行うことにより、膜１および金属４上の絶縁物膜
６を除去し、開孔部４０側壁部にＳｉ膜２を覆うごとく
絶縁物膜６を残すことができる。このエツチングは自己
整合的であり工程の複雑化を防ぐことができる。こうし
て、金属４表面を露出させたのち、開孔部４０に接続用
導体となる金属７を埋め込み、さらに上部の集積回路素
子層の配線部の金属８とコンタクトさせ、層間配線構造
を形成する。（第１図（ｅ）） 以上のように本実施例によれば、多結晶Ｓｉ等の導体膜
を挟んだ層間絶縁膜を一度にエツチングし開孔すること
により、径が一定の層間配線の為の開孔部４０が形成さ
れ、そこに埋め込まれた金属の断面積は一定となる。
第２図は本発明の第２の実施例を示す半導体装置の製造
方法を示した図であり、第１図と同一部分には同一番号
を付す。第２図（ａ）は第１図（ａ）の金属４の表面に
耐酸化膜である５ｆ３Ｎ４膜を形成した構造に対して、
エツチングマスクを用いて第１回のドライエツチング工
程により、絶縁膜１゜多結晶Ｓｉ膜２．絶縁膜３をＳｉ
３Ｎ４膜９が露出するまで一度に開孔し開孔部４０を形
成する。
方法を示した図であり、第１図と同一部分には同一番号
を付す。第２図（ａ）は第１図（ａ）の金属４の表面に
耐酸化膜である５ｆ３Ｎ４膜を形成した構造に対して、
エツチングマスクを用いて第１回のドライエツチング工
程により、絶縁膜１゜多結晶Ｓｉ膜２．絶縁膜３をＳｉ
３Ｎ４膜９が露出するまで一度に開孔し開孔部４０を形
成する。
（第２図（ｂ））。
次に熱酸化工程を行う。この時、開孔部内の露出した多
結晶Ｓｉ膜２の側壁に対して、望ましくは１０ｎｍ以上
の膜厚で熱酸化膜が形成されるようにする。５ｉｚＮ４
膜９は保護膜である。すなわち、金属４にＷ等の高融点
金属を用いることが多く、金属４は酸素雰囲気中に直接
さらされると、化学反応を起して電気抵抗が増大する為
、これを防止する為の保護膜としてＳｉ３Ｎ４膜９は用
いである。次にＣＶＤ法により５ｉ０２等絶縁物膜６を
５００ｎｍ程度堆積させる。（第２図（ｂ））。
結晶Ｓｉ膜２の側壁に対して、望ましくは１０ｎｍ以上
の膜厚で熱酸化膜が形成されるようにする。５ｉｚＮ４
膜９は保護膜である。すなわち、金属４にＷ等の高融点
金属を用いることが多く、金属４は酸素雰囲気中に直接
さらされると、化学反応を起して電気抵抗が増大する為
、これを防止する為の保護膜としてＳｉ３Ｎ４膜９は用
いである。次にＣＶＤ法により５ｉ０２等絶縁物膜６を
５００ｎｍ程度堆積させる。（第２図（ｂ））。
さらにエツチングマスク無しで、第１図と同様絶縁物膜
６に対して５００ｎｍ程度除去するよう第２図のドライ
エツチングを行い、絶縁物膜６を開孔部の側壁のみ残し
、Ｓｉ３Ｎ４膜９を再び露出させる。（第２図（ｄ））
。エツチングマスクを用いて、開孔部内のＳｉ３Ｎ４膜
９をドライエツチングにより除去し、下部の集積回路素
子層の配線部の金属４を露出させる。（第２図（ｄ））
。開孔部内に金属７を埋込み、さらに上部の集積回路素
子層の配線部の金属８とコンタクトさせ、層間配線構造
を形成する。（第２図（ｅ）） 以上のように第２図の実施例によれば、多結晶Ｓｉ膜２
の側壁は、熱酸化膜により完全に覆われた上、ＣＶＤ法
による絶縁物膜６が堆積しているので、多結晶Ｓｉ膜２
と層間配線の為の金属７との間の電気的絶縁性が高まり
、両者の電気的短絡を防止することができる。
６に対して５００ｎｍ程度除去するよう第２図のドライ
エツチングを行い、絶縁物膜６を開孔部の側壁のみ残し
、Ｓｉ３Ｎ４膜９を再び露出させる。（第２図（ｄ））
。エツチングマスクを用いて、開孔部内のＳｉ３Ｎ４膜
９をドライエツチングにより除去し、下部の集積回路素
子層の配線部の金属４を露出させる。（第２図（ｄ））
。開孔部内に金属７を埋込み、さらに上部の集積回路素
子層の配線部の金属８とコンタクトさせ、層間配線構造
を形成する。（第２図（ｅ）） 以上のように第２図の実施例によれば、多結晶Ｓｉ膜２
の側壁は、熱酸化膜により完全に覆われた上、ＣＶＤ法
による絶縁物膜６が堆積しているので、多結晶Ｓｉ膜２
と層間配線の為の金属７との間の電気的絶縁性が高まり
、両者の電気的短絡を防止することができる。
発明の詳細
な説明したように、本発明によれば、層間配線の為の開
孔部に埋め込まれた金属の断面積が一定となり、上部の
集積回路素子層の配線部とのコンタクトの面積を従来よ
りも小さく抑えることが出来、従来よりも集積度の高い
回路素子を製作できる。そして、層間配線の為の開孔部
に埋め込まれた金属と多結晶Ｓｉ膜との電気的短絡を防
止することができ、本発明は、種層構造の半導体集積回
路の製造に大きく寄与するものでる。
孔部に埋め込まれた金属の断面積が一定となり、上部の
集積回路素子層の配線部とのコンタクトの面積を従来よ
りも小さく抑えることが出来、従来よりも集積度の高い
回路素子を製作できる。そして、層間配線の為の開孔部
に埋め込まれた金属と多結晶Ｓｉ膜との電気的短絡を防
止することができ、本発明は、種層構造の半導体集積回
路の製造に大きく寄与するものでる。
第１図は本発明における第１の実施例の半導体装置製造
方法の工程断面図、第２図は本発明の第２の実施例の半
導体装置の製造方法の工程断面図、第３図は従来の半導
体装置の製造方法の工程断面図である。 １・・・・・・絶縁膜、２・・・・・・多結晶Ｓｉ膜、
３・・・・・・絶縁膜、４・・・・・・金属、５・・・
・・・ＭＯＳトランジスタ、６・・・・・・絶縁物膜、
７・・・・・・金属、８・・・・・・金属、９・・・・
・・５ｉｓＮ４膜、１０・・・・・・熱酸化膜。
方法の工程断面図、第２図は本発明の第２の実施例の半
導体装置の製造方法の工程断面図、第３図は従来の半導
体装置の製造方法の工程断面図である。 １・・・・・・絶縁膜、２・・・・・・多結晶Ｓｉ膜、
３・・・・・・絶縁膜、４・・・・・・金属、５・・・
・・・ＭＯＳトランジスタ、６・・・・・・絶縁物膜、
７・・・・・・金属、８・・・・・・金属、９・・・・
・・５ｉｓＮ４膜、１０・・・・・・熱酸化膜。
Claims (3)
- （１）下部集積回路部と上部集積回路が導電体膜を挟ん
だ層間絶縁膜を介して形成され、前記両回路部間の層間
配線構造を形成するに際し、第１回のドライエッチング
により前記導電体膜と層間絶縁膜を選択的に除去して開
孔部を形成し下部の集積回路部の配線部を露出させ、所
望の膜厚で前記絶縁膜上および開孔部に絶縁物膜を堆積
させ、自己整合の第２回のドライエッチングにより、前
記開孔部側壁の絶縁物膜を残し、前記配線部上の絶縁物
膜を除去して前記配線部を露出させた後、前記開孔部に
接続用導体を埋込むことにより前記層間配線構造を形成
することを特徴とした半導体装置の製造方法。 - （２）下部集積回路部と上部集積回路部が多結晶シリコ
ン膜を挟んだ層間絶縁膜を介して形成され、前記両回路
部間の層間配線構造を形成するに際し、第１回のドライ
エッチングにより多結晶シリコン膜と層間絶縁膜を選択
的に除去して開孔部を形成し、下部の集積回路部の配線
部表面にあらかじめ堆積させておいた耐酸化膜を露出さ
せ、露出した前記多結晶シリコン層の側壁を熱酸化して
熱酸化膜を形成し、前記絶縁膜上および開孔部に絶縁物
膜を堆積させ、自己整合の第２回のドライエッチングに
より、前記開孔部側壁の絶縁物膜を残し、前記耐酸化膜
上の絶縁物膜を除去して前記耐酸化膜表面を露出させ、
第３回のドライエッチングを行い、前記耐酸化膜を除去
し、下地配線部を露出させた後、前記開孔部に接続用導
体を埋込むことにより層間配線構造を形成することを特
徴とした半導体装置の製造方法。 - （３）熱酸化膜の膜厚が１０ｎｍ以上であることを特徴
とする特許請求の範囲第２項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32658088A JPH02170561A (ja) | 1988-12-23 | 1988-12-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32658088A JPH02170561A (ja) | 1988-12-23 | 1988-12-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170561A true JPH02170561A (ja) | 1990-07-02 |
Family
ID=18189402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32658088A Pending JPH02170561A (ja) | 1988-12-23 | 1988-12-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02170561A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218340A (ja) * | 1991-10-15 | 1993-08-27 | Micron Technol Inc | 集積回路に対する自己整合接点と垂直相互接合部の製造方法及び当該製造方法で作成されたデバイス |
| US6184584B1 (en) | 1998-04-16 | 2001-02-06 | Nec Corporation | Miniaturized contact in semiconductor substrate and method for forming the same |
| US6246085B1 (en) | 1997-02-19 | 2001-06-12 | Nec Corporation | Semiconductor device having a through-hole of a two-level structure |
-
1988
- 1988-12-23 JP JP32658088A patent/JPH02170561A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218340A (ja) * | 1991-10-15 | 1993-08-27 | Micron Technol Inc | 集積回路に対する自己整合接点と垂直相互接合部の製造方法及び当該製造方法で作成されたデバイス |
| US6246085B1 (en) | 1997-02-19 | 2001-06-12 | Nec Corporation | Semiconductor device having a through-hole of a two-level structure |
| US6184584B1 (en) | 1998-04-16 | 2001-02-06 | Nec Corporation | Miniaturized contact in semiconductor substrate and method for forming the same |
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