CN1230790A - 具有导线插头的半导体器件及其生产方法 - Google Patents
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Abstract
一种半导体器件,其可防止在导线插头处接触电阻增大和在导线插头附近寄生电容增大的问题。在半导体基片上形成第一介电层;在第一介电层上形成第一导电层;在第一导电层上形成第二介电层;形成第三介电层。在第三介电层上形成第四介电层;在第三介电层上形成第五介电层;形成接孔;导电插头被填充进接孔;在第五介电层上形成第二导电层;及第二导电层与所述基片或位于基片和第一介电层间的区域电连接。
Description
本发明涉及半导体器件及其生产方法，更具体的涉及在层间绝缘层的接孔中形成有导线插头的半导体器件，其适用于金属-氧化物-半导体-场效应晶体管(MOSFET)或具有MOSFET的半导体存储器件，还涉及器件的生产方法。
近年来，半导体存储器件的集成化及微型化的水平有了很大的提高。与此趋势相对应，很需要提高对加工图形的半导体、介质、及构成半导体存储器件的金属层的图形与图形或掩膜对掩膜的叠加精度。与此同时，所允许的图形对图形或掩膜对掩膜的校准余量已被大大的降低。其结果，为与上述需求相适应，按照惯例是对电子器件的结构或构成半导体存储器件的元件进行重新研究。
例如，对于使用MOSFET的MOS半导体存储器件，形成在半导体基片中的源/漏区及通过层间绝缘层形成在源/漏区上的布线层彼此被通过被定义为“接触插头”或“导线插头”被形成用于穿过层间绝缘层的导电件进行电连接。接头或导线插头位于接孔内，接孔竖直穿过层间绝缘层，并与带有覆盖布线层的底层源/漏区互连。
图形对图形或掩膜对掩膜的校准余量的降低将增大在布线层与源/漏区间由于导线插头所造成的短路的危险。换句话说，如果生产过程中掩膜或图形的位置或叠层误差大于特定的极限，在布线和源漏区间产生电短路的几率会很大。这种情况将大大降低半导体存储器件的产量和可靠性。
为了防止上述短路现象的发生，在传统的方法中，已进行了各种的改进和研究。
图1A到1D示出了半导体器件的传统的生产方法，其用于解决上述的问题，并在1990年公开的日本专利特开平2-285658中进行了描述。
实际上，在单晶硅基片内形成许多源/漏区，在基片上形成许多栅电极和许多接孔。然而，为了简化描述的目的，在图1A到图1D中仅示出了其中的一个源/漏区，其中的一个接孔，其中的一个接触插头，及两个栅电极，下面对他们进行描述。
首先，如图1A所示，制备在其表面区域具有源/漏区101a的单晶硅基片。然后，在基片101的表面上形成作为层间绝缘层的二氧化硅层102。在二氧化硅层上形成导电层(未示出)，并对其进行加工，从而形成二氧化硅层102上的MOSFET的两个栅电极105，从而将源/漏区101a置于栅电极105之间。栅电极105沿基片101的表面延伸，其相对于纸竖直延伸。正处于栅电极105下面的二氧化硅层102的一部分作为MOSFET的栅绝缘体。在图1A中示出了此步骤的情况。
接着，如图1B所示，在二氧化硅层102上沉积掺硼的硅磷酸玻璃(BPSG)作为层间绝缘层覆盖栅电极105。然后，通过光刻技术使用被加工的光刻胶膜(未示出)，BPSG层108和底部二氧化硅层102被选择蚀刻，用于在相邻的栅电极105间形成未覆盖基片101表面的接孔109。接孔109具有例如矩形或圆形的形状。接孔109的底部到达底层的源/漏区101a。
在图1B中，接孔109从其所需的或正确的位置。向左手侧横向偏移。在所需的或正确的位置，接孔109远离相邻的两个栅电极105，并位于源/漏区101a的中间。
在BPSG层上沉积由二氧化硅或氮化硅(Si3N4)制成的介电层，并进行深蚀，从而在接孔109中选择的留下介电层。因此，在接孔109的相对的内侧形成一对侧壁隔离层103，如图1C所示。此对侧壁隔离层103的作用是用于防止将被填充进孔109中的接触插头在后续的步骤中与栅电极105接触。
然后，在BPSG层108上沉积多晶硅层(未示出)。确定多晶硅层的厚度，从而多晶硅层填充接孔109。然后深蚀多晶硅层直到底部BPSG层108的表面被露出，从而选择的留下多晶硅层，由此仅在接孔109中沉积。因此，如图1D所示，通过剩余的多晶硅层在接孔09内形成接触插头110。插头110的底部与基片101的源/漏区101a接触。插头110的相对的侧壁通过侧壁隔离层103远离相应的栅电极105。
此后，如图1D所示，在BPSG层上形成导电层(未示出)，并加工成具有特定的平面形状，结果形成BPSG层108上的布线层111中的布线层。布线层111的底面与接触插头110的顶部接触。
通过上述的工艺过程，布线层111通过多晶硅插头110与基片101的源/漏区101a电连接。更具体的，布线111作为MOS半导体存储器件的位线。
通过图1A到1D所示的半导体器件的生产过程，可解决上述的电短路问题。然而，在形成穿过BPSG层108和二氧化硅层102的接孔后，在接孔109内形成侧壁隔离层103。因此，由于侧壁隔离层103的存在，接孔109的有效尺寸被减少，产生另外的一个问题，即接触插头110的接触电阻增大了。
图2A到图2D示出了半导体器件的另一传统的生产方法，其用于解决电短路的问题。
首先，如图2A所示，在制备完在其表面内具有源/漏区201a的单晶硅基片201后，在基片201的表面上形成作为层间介电层的二氧化硅层202。然后在二氧化硅层202上沉积导电层(未示出)，并在如此沉积的导电层上沉积氮化硅层。将氮化硅层和导电层加工成具有相同的形状，从而形成由导电层形成的栅电极205和在二氧化硅层202上由氮化硅层构成的介电帽204。介电帽204位于栅极205上。正处于栅电极205下面的二氧化硅层202的一部分作为栅绝缘体。
接着，如图2B所示，在二氧化硅层202上形成氮化硅层(未示出)，覆盖住栅电极205和介电帽204。然后深蚀氮化硅层，以在栅电极205和帽的两侧选择的留下氮化硅层。因此，在二氧化硅层202上形成两对侧壁隔离层207。如图2B所示，每一对侧壁隔离层位于栅电极205的相应的一个和帽204的相应的一个的两个相对侧面处。
在此步骤，如图2B所示，每个栅电极205的顶面被氮化硅帽204所覆盖，而其两个侧面被成对的氮化硅隔离层207所覆盖。
此后，如图2C所示，在二氧化硅层202上沉积BPSG层208，作为覆盖栅电极205和介电帽204的层间绝缘层。然后，通过光刻技术，使用加工的光刻胶膜(未示出)，BPSG层208和底部二氧化硅层202被选择蚀刻，用于形成在两个栅电极205间未覆盖基片201的表面的接孔209。接孔09具有例如矩形或圆形的平面形状。接孔209的底部到达底部源/漏区201a。
在图2C中，与图1B中类似，接孔209从其所需的或正确的位置向左手侧横向偏移。在所需的或正确的位置，接孔209远离相邻的两个栅电极205，并位于源/漏区201a的中间。
为防止或抑制氮化硅帽204和氮化硅侧壁隔离层207的所不需要的蚀刻，在BPSG和二氧化硅的蚀刻速率足够高于氮化硅的条件下进行BPSG层和二氧化硅层202的蚀刻工艺。
在BPSG层208上沉积多晶硅层(未示出)，其中确定多晶硅层的厚度，以填充整个接孔209。并对多晶硅进行深蚀，直到露出BPSG层208的表面，从而仅在接孔209中选择的留下多晶硅层。因此，如图2D中所示，仅在接孔209中形成由多晶硅构成的接触插头210。插头210的底部与基片201的源/漏区201a相接触。
此后，如图2D所示，在BPSG层208上形成导电层(未示出)，并加工成具有特定的平面形状，结果形成BPSG层208上的布线层211。布线层211的底面与接触插头210的顶部接触。
通过上述的工艺过程，布线层211通过多晶硅插头210与基片201的源/漏区201a电连接。更具体的，布线211作为MOS半导体存储器件的位线。
图2A到图2D中的传统的方法与图1A到1D中的传统的方法有所不同，每个栅电极都用介电帽204及侧壁隔离层207所覆盖，因此在对接孔209的蚀刻过程中栅电极205不易被露出。这意味着可解决上述的电短路问题。
然而，每个栅电极的整个顶面都被介电帽204所覆盖，而其整个侧面被介电侧壁隔离层207所覆盖，其中帽204和侧壁隔离层207由具有高介电常数的氮化硅制成。其结果，存在另外的一个问题，由于栅电极205和布线层211从而造成寄生电容的增大。
在日本未专利特开平9-162388及9-246486中对此类的其他的传统的方法进行了描述，二者都公开于1997年。
在日本专利特开平9-162388中所揭示的传统的方法中，在形成每个栅电极和位于栅电极的每个侧面的介电侧壁隔离层后，形成第一介电层，用于覆盖栅电极和侧壁隔离层。接着，在第一介电层上形成第二介电层。通过对第二介电层选择蚀刻，去除栅电极的半个高度，从而形成栅电极的帽形的结构，同时第一介电层的下部的半个高度被从第二介电层露出。
因此，对于在日本专利特开平9-162388中揭示的传统的方法，当到达底部源/漏区的接孔通过蚀刻形成在用于覆盖栅电极的层间介电层中时，第二介电层的作用是作为蚀刻阻挡层。因此，在接孔的蚀刻过程中，防止栅电极被露出，结果可防止在栅电极和源/漏区间产生电短路问题。
然而，用介电层整个覆盖住栅电极和侧壁隔离层，而栅电极的上半部和侧壁隔离层进一步被第二介电层所覆盖。相应的，与图2A到2D中所示的传统的方法相类似，也存在一个问题，即由于栅电极和其相邻的布线层或层使得寄生电容变大。
在日本专利特开平9-246486所揭示的传统的方法中，在导电层上形成介电层后，对介电层加工图形，以形成用于覆盖栅电极顶部的上部介电层(即帽层)。然后，使用上部介电层作为掩膜，对导电层加工图形以形成栅电极。然后蚀刻栅电极的两侧，使得栅电极的宽度小于上介电层的宽度。此后，在栅电极的每个侧面形成介电侧壁隔离层。
因此，对于在日本特开平9-246486中所揭示的传统的方法中，在通过蚀刻使得栅电极的宽度小于上介电层的宽度后，在栅电极的每个侧面形成介电侧壁隔离层。因此，即使侧壁隔离层的厚度降低，也可防止上述的在栅电极和源/漏区间所产生的短路。
然而，栅电极的上表面整个的被上介电层所覆盖，而栅电极的侧面整个的被侧壁隔离层所覆盖。因此，与图2A到图2D中所示的传统的方法相类似，也存在另外的一个问题，即由于栅电极和其相邻的布线层造成寄生电容的增大。
相应的，本发明的一个目的是提供一种半导体器件及其生产方法，其可防止在导线插头处接触电阻升高及在导线插头附近寄生电阻增大的问题。
本发明的另外的一个目的是提供一种半导体器件及其生产方法，其可以与相应的导电元件以自对准的方式在介电层内形成接孔，同时防止通过形成在接孔中的导线插头所造成的电短路问题。
通过下面的描述，对于本领域的技术人员而言，会对上述的及其他的目的有更清楚的了解。
根据本发明的第一个方面，所提供的半导体器件包含(a)在半导体基片上由一层直接形成或间接形成的第一介电层；(b)在第一介电层上形成的第一被加工图形的导电层；(c)在第一被加工图形的导电层上形成的第二被加工图形的介电层：第二被加工图形的介电层具有与第一被加工图形的导电层基本相同的平面形状；(d)形成在第一介电层上的第三介电层，第三介电层作为覆盖整个第一被加工图形的导电层和部分覆盖第二被加工图形的介电层的层间绝缘层；部分被加工图形的第二介电层从第三介电层露出；(e)在第三介电层上形成第四被加工图形的介电层；第四被加工图形的介电层作为从第三介电层露出的部分第二介电层的侧壁隔离层；(f)在第三介电层上形成第五介电层；第五介电层作为覆盖从第三介电层和第四介电层露出的部分第二介电层的层间介电层；(g)形成接孔，至少穿过第五和第三介电层；(h)导电插头被填充进接孔；(i)在第五介电层上形成第二导电层；第二导电层与导电插头相接触；(j)导电插头通过接孔中的第三介电层与第一被加工图形的导电层电绝缘；及(k)第二导电层通过导电插头与基片的一区域或位于基片和第一介电层间的一导电层电连接。
对于本发明第一实施例的半导体器件，在第一介电层上形成第一被加工图形的导电层，且与此同时，在第一被加工图形的导电层上形成与第一导电层具有相同平面形状的第二被加工图形的介电层。用作为层间绝缘层的第三介电层覆盖第一被加工图形的导电层，同时，第二被加工图形的介电层的一部分从第三介电层露出。由此，第四被加工图形的介电层形成用于从第三介电层露出的部分第二介电层的侧壁隔离层。
因此，只用作为层间绝缘层的第三介电层覆盖第一被加工图形的导电层。其结果，即使第二被加工图形的介电层由具有高介电常数的介电材料制成，通过对第三介电层使用具有低介电常数的介电材料，可抑制第一和第二导电层的寄生电容的增大。
同样，由于导电插头通过第三介电层自身与第一被加工图形的导电层电绝缘，在接孔中无须形成用于在导电插头和第一被加工图形的导电层间进行电绝缘的介电隔离层。因此，不存在由于接孔的有效尺寸的降低所造成的接触电阻变大的危险。
因此，用与第一被加工图形的导电层具有相同平面形状的第二被加工图形的介电层覆盖第一导电层的顶面。用通过第四被加工图形的介电层形成的侧壁隔离层覆盖第一导电层的侧面。因此，在诸如蚀刻过程的形成接孔的过程中可防止第一被加工图形的导电层被露出的危险。其结果，可通过与第二和第四被加工图形的介电层以自-校准的方式形成接孔，同时可防止通过填充在接孔中的导电插头造成的电短路。
在根据本发明的第一实施例的器件中，第二被加工图形的介电层由氮化硅制成。在此实施例中，存在另外的一个好处，即在加工接孔的过程中可更加保护第一导电层。
在根据本发明的第一方面的另外一个实施例中，第二被加工图形的介电层具有两层的结构，其包含氮化硅子层和二氧化硅子层。此二氧化硅子层位于氮化硅子层和第一被加工图形的导电层之间。在此实施例中，存在另外的一个好处，即不仅可在形成接孔的过程中保护第一被加工图形的导电层，而且寄生电容可被进一步降低。
在根据本发明第一方面的另外的一个最佳实施例中，第四介电层由氮化硅制成。在此实施例中，有另外的一个好处，即在形成接孔的过程中可更加保护第一被加工图形的导电层。
根据本发明的第二方面，其提供了一种半导体器件的生产方法，其包含下面的步骤(a)到(h)：
在步骤(a)中，在半导体基片上由一层直接形成或间接形成包含第一介电层的结构；在第一介电层上形成第一被加工图形的导电层；在第一被加工图形的导电层上形成第二被加工图形的介电层：第二被加工图形的介电层具有与第一被加工图形的导电层基本相同的平面形状；
在步骤(b)中，在第一介电层上形成第三介电层，第三介电层作为覆盖整个第一被加工图形的导电层和部分覆盖第二被加工图形的介电层的层间绝缘层；部分被加工图形的第二介电层从第三介电层露出；
在步骤(c)中，在第三介电层上形成第四被加工图形的介电层；第四被加工图形的介电层盖住从第三介电层露出的部分第二介电层；
在步骤(d)中，加工第四介电层，对从第三介电层露出的部分第二被加工图形的介电层形成侧壁隔离层。
在步骤(e)中，在第三介电层上形成第五介电层；第五介电层作为覆盖从第三介电层和第四介电层露出的部分第二介电层的层间介电层；
在步骤(f)中，形成接孔，至少穿过第五和第三介电层；
在步骤(g)中，导电插头被填充进接孔；插头与位于基片和第一介电层之间的基片或导电层的区域相接触。插头通过接孔中的第三介电层与第一被加工图形的导电层电绝缘。
在步骤(h)中，在第五介电层上形成第二导电层；第二导电层与导电插头相接触；第二导电层与位于基片的一区域或基片和第一介电层间的导电层通过导电插头电连接。
对于本发明第二实施例的半导体器件，与本发明的第一实施例相类似，在步骤(a)，在第一介电层上形成第一被加工图形的导电层，且与此同时，在第一被加工图形的导电层上形成与第一导电层具有相同平面形状的第二被加工图形的介电层。在步骤(b)，用作为层间绝缘层的第三介电层整体覆盖第一被加工图形的导电层，同时覆盖部分被加工图形的第二介电层，其中部分第二被加工图形的介电层从第三介电层露出。此外，在步骤(c)和(d)中，形成第四介电层以盖住从第三介电层露出的部分被加工图形的第二介电层，然后，对第四介电层加工图形，从而对从第三介电层露出的第二被加工图形的介电层的部分形成侧壁隔离层。
因此，仅用作为层间绝缘层的第三介电层覆盖第一被加工图形的导电层。其结果，即使第二被加工图形的介电层由具有高介电常数的介电材料制成，通过对第三介电层使用具有低介电常数的介电材料从而可抑制由于第一和第二导电层引起的寄生电容。
同样，由于导电插头通过第三介电层本身与第一被加工图形的导电层电绝缘，在导电插头和第一被加工图形的导电层间无须用于电绝缘的在接孔中形成的侧壁隔离层。因此，不存在由于接孔的有效尺寸的减小所造成的接触电阻的变大。
因此，用与第一被加工图形的导电层具有相同的平面形状的第二被加工图形的介电层覆盖第一被加工图形的导电层的顶面。用通过第四介电层形成的侧壁隔离层覆盖第一被加工图形的侧面。因此，在形成接孔的步骤(f)中不存在第一被加工图形的导电层从第三介电层露出的危险。其结果，可通过与第二和第四被加工图形的介电层(即，第一被加工图形的导电层)以自-校准的方式形成接孔，同时可防止通过填充在接孔中的导电插头造成的电短路。
在根据本发明的第二方面的实施例中，第二被加工图形的介电层由氮化硅制成。在此实施例中，存在另外的一个好处，即在加工接孔的步骤(f)的过程中可更加保护第一导电层。
在根据本发明的第二方面的另外一个实施例中，第二被加工图形的介电层具有两层的结构，其包含氮化硅子层即氧化硅子层。此二氧化硅子层位于氮化硅子层和第一导电层之间。在此实施例中，存在另外的一个好处，即不仅可在形成接孔的步骤(f)的过程中保护第一被加工图形的导电层，而且寄生电容可被进一步降低。
在根据本发明第二方面的另外一个最佳实施例中，第四介电层由氮化硅制成。在此实施例中，有另外的一个好处，即在形成接孔的步骤(f)过程中可更加保护第一被加工图形的导电层。
在根据本发明第二方面的最佳实施例中，形成第三介电层的步骤(b)包含第一子步骤(b-1)，用于在第一介电层上形成基质介电层，以整个的覆盖第一被加工图形的导电层和第三介电层；第二子步骤(b-2)，用于平整化基质介电层的表面；及第三子步骤(b-3)，用于深蚀基质介电层的被平整化的表面，以便至少露出第二被加工图形的介电层的部分。在此实施例中，另外的一个好处是，可以容易的形成第三介电层，以便从第三介电层至少露出部分的第二被加工图形的介电层。
为了更有效的实施本发明，下面参考相应的附图对本发明进行描述。
图1A到图1D分别为半导体器件的传统生产方法的部分截面图。
图2A到图2D为半导体器件的另一个传统生产方法的部分截面图。
图3A到3E分别为根据本发明第一实施例的半导体器件的生产方法的部分截面示意图。
图4为根据图3A到3D的第一实施例的生产方法的部分平面示意图。
图5A到5E分别为本发明的第二实施例的半导体器件的生产方法的部分截面示意图。
下面将参考相应的附图对本发明的最佳实施例进行详细描述。
下面将参考图3A到3E对本发明的第一实施例进行详细描述。
在图3A到3D中，在单晶硅基片中形成多个源/漏区，因此，在基片上形成作为栅电极的多个布线线路及多个接孔。然而，为了简化描述的目的，在下面描述的图3A到3E中仅示出了其中的一个源/漏区，其中的一个接孔、其中的一个接触插头及两个布线线路。
首先，如图3A所示，首先制备在其表面中具有源/漏区1a的单晶硅基片1。然后，通过热氧化工艺或类似的工艺在基片的表面上形成二氧化硅层2。
接着，通过化学气相沉积工艺在二氧化硅层2上形成200nm厚的多晶硅层(未示出)。通过CVD工艺在如此沉积的多晶硅层上形成200nm(纳米)厚的氮化硅层(未示出)。此后，通过所公知的光刻和蚀刻技术将多晶硅层和氮化硅层加工成具有相同的平面形状，从而形成位于二氧化硅层2上的多晶硅布线5和位于各个布线5上的氮化硅帽4，如图3A所示。
如图4所示，布线5彼此间沿着基片1的表面平行延伸。
使用相同的掩膜能够连续蚀刻多晶硅层和氮化硅层。另外，使用掩膜蚀刻上部的氮化硅层，然后，使用被加工的或被蚀刻的氮化硅层自身作为掩膜蚀刻下部的多晶硅层。如果布线层5的顶部被介电帽4所覆盖，还可使用其他的工艺或过程。
确定布线5和介电帽4的位置，从而源/漏区1a在两个相邻的布线5间插入。
接着，通过CVD工艺在二氧化硅层2的上面沉积厚度为600nm的BPSG层，用于覆盖布线5和介电帽4。由于BPSG层6因为在此步骤存在布线5和介电帽4，其具有突起，通过在氮的气氛中加热BPSG层的回流工艺或化学机械抛光过程而使BPSG层的表面平整化。
接着此步骤，通过使用氟化氢溶液的湿法蚀刻工艺或干蚀工艺对BPSG层进行深蚀，从而如图3B所示，将帽4的上部从BPSG层6露出。由于BPSG层的表面已经被平整化，通过蚀刻的过程可使层6的厚度被均匀的降低。结果导致帽4的上部被露出或突出。确定帽4的露出或突出程度，例如，通过此方法可使帽4的露出的部分的厚度或高度为200nm，其大约等于帽4的厚度的一半。图3B中示出了此步骤的状态。
此外，通过CVD工艺在剩余的BPSG层6上沉积厚度为100nm的氮化硅层(未示出)，然后，通过各向异性的蚀刻工艺深蚀氮化硅层。由于介电帽4从BPSG层6突出出来，造成氮化硅层具有突起，仅在介电帽的相对两侧留选择留出氮化硅层。因此，如图3C所示，在BPSG层6上形成由氮化硅构成的侧壁隔离层7。
在图3C所示的情况下，用氮化硅帽覆盖布线线路5的顶面，并用BPSG层覆盖侧面。氮化硅侧壁隔离层7仅覆盖帽4的相应的侧面。侧壁隔离层7远离布线线路5。
接着，如图3D所示，通过CVD工艺或类似的工艺在剩余的BPSG层6上沉积BPSG层8，作为覆盖布线线路5、介电帽4和介电侧壁隔离层7的层间介电层。由于在此步骤存在突出的帽4和隔离层7，从而BPSG层8具有突起。通过CMP工艺或类似的工艺对BPSG层的表面进行平整化。
通过光刻工艺使用光刻胶作为掩膜，选择蚀刻BPSG层8和底部的二氧化硅层2，从而形成如图3D所示的接孔9。接孔9具有矩形或圆形的形状。例如，孔9的底部到达基片1的底部源/漏区。
在图3D中，接孔9从其所需的或正确的位置向左手侧横向偏移。在所需的或正确的位置，接孔9远离相邻的两个布线线路5，并位于源/漏区1a的中间。
为防止或抑制氮化硅帽4和氮化硅侧壁隔离层7的所不需要的蚀刻，在BPSG层8和二氧化硅层2的蚀刻速率足够高于氮化硅的条件下进行BPSG层和二氧化硅层2的蚀刻。例如，通过使用CHF3和CO的混合气体干蚀BPSG层8和SiO2层2。
在BPSG层8上沉积多晶硅层(未示出)，其中确定多晶硅层的厚度，以填充整个接孔9。并对多晶硅进行深蚀，直到露出BPSG层8的表面，从而仅在接孔9中选择的留下多晶硅层。因此，如图3E中所示，仅在接孔9中形成由多晶硅构成的接触插头10。插头10的底部与基片1的源/漏区1a相接触。
此后，如图3E所示，在BPSG层8上形成导电层(未示出)，并加工成具有特定的平面形状，结果形成布线层11。布线层11的底面与接触插头10的顶部接触。
通过上述的工艺过程，布线层11通过多晶硅插头10与基片1的源/漏区1a电连接。更具体的，布线11作为MOS半导体存储器件的位线。
对于本发明第一实施例的半导体器件的生产方法，如上所述，在二氧化硅层2(第一介电层)上形成多晶硅布线5(第一被加工图形的导电层)，并与此同时，与布线5具有相同形状的氮化硅帽4(第二被加工图形的介电层)形成在布线5上。用作为层间介电层的BPSG层6(第三介电层)覆盖布线5，同时氮化硅帽4的上部被从BPSG层6露出。因此，用于形成侧壁隔离层7的氮化硅层(第四介电层)覆盖氮化硅帽4的露出部分的相对两侧。
因此，只用介电常数低于氮化硅的介电常数的BPSG层6覆盖布线5的两侧。其结果，即使介电帽4由具有高的介电常数的氮化硅制成，可抑制布线5和布线层11产生的的寄生电容。
同样，由于多晶硅插头10通过BPSG层6自身与布线层5电绝缘，在接孔9中无须形成在图1A到1D的传统的方法中使用的侧壁隔离层。因此，不存在由于接孔9的实际或有效尺寸的降低所造成的插头10附近接触电阻变大的危险。
因此，用与布线5具有相同形状的介电帽4覆盖布线5的顶面。用介电侧壁隔离层7覆盖布线5的两侧面。因此，在用于形成接孔9的蚀刻过程中不存在布线5露出的危险，如图3D中所示。其结果，可与介电帽4和侧壁隔离层7(即布线5)以自校准的方式形成接孔9，同时防止由于填充在孔9中的插头10造成的电短路问题。
第二实施例
图5A到5E示出了本发明的第二实施例的半导体器件的生产方法。
首先，如图5A所示，在制备完具有源/漏区1a的单晶硅基片1后，通过热氧化方法或类似的方法在基片1的表面上形成作为层间介电层的二氧化硅层2。
接着，通过化学气相沉积工艺在二氧化硅层2上形成200nm厚的多晶硅层(未示出)。通过CVD工艺在如此沉积的多晶硅层上形成100nm厚的二氧化硅层(未示出)。通过CVD工艺在如此沉积的多晶硅层上形成100nm厚的氮化硅层(未示出)。此后，通过所公知的光刻和蚀刻技术将多晶硅层、二氧化硅层和氮化硅层加工成具有相同的平面形状，从而形成位于二氧化硅层2上的多晶硅布线5和位于各个布线上的两层介电帽4，如图5A所示。每个介电帽4具有下部4a和上部4b的双层结构，其中下部由二氧化硅制成，并位于相应的一个布线5上，而上部4b由氮化硅制成，位于下部4a上。
使用相同的掩膜连续蚀刻多晶硅层、二氧化硅层和氮化硅层。另外，使用掩膜蚀刻上部的氮化硅层，然后，使用被加工的或被蚀刻的氮化硅层自身作为掩膜蚀刻上部的氮化硅层。然后，使用被加工的或被蚀刻的氮化硅层作为掩膜连续蚀刻底部的二氧化硅层和多晶硅层，如果布线层5的顶部被两层的介电帽4所覆盖，还可使用其他的工艺或过程。
确定布线5和介电帽4的位置，从而源/漏区1a在两个相邻的布线5间插入。
接着，通过CVD工艺在二氧化硅层2的上面沉积厚度为600nm的BPSG层，用于覆盖布线5和介电帽4。然后通过与第一实施例中相同的工艺对BPSG层6的表面进行平整化。
接着此步骤，通过与第一实施例中相同的工艺对如此沉积的BPSG层6进行深蚀，从而如图5B所示，将帽4的上部从BPSG层6露出。由于BPSG层6的表面已经被平整化，通过蚀刻的过程可使层6的厚度被均匀的降低。结果导致帽4的上部被露出或突出。确定帽4的露出或突出程度，例如，通过此方法可使帽4的露出的部分的厚度或高度为200nm，其大约等于帽4的厚度的一半。图5B中示出了此步骤的状态。
此外，通过CVD工艺在剩余的BPSG层6上沉积厚度为100nm的氮化硅层(未示出)，然后，通过各向异性的蚀刻工艺深蚀氮化硅层。由于介电帽4从BPSG层6突出出来，造成氮化硅层具有突起，仅在介电帽的相对两侧留选择留出氮化硅层。因此，如图5C所示，在BPSG层6上形成由剩余氮化硅构成的侧壁隔离层7。
在图5C所示的情况下，用氮化硅帽4覆盖布线5的顶面，而用BPSG层6和侧壁隔离层7覆盖侧面。氮化硅侧壁隔离层7仅覆盖帽4的氮化硅上部4b的两个侧面。
接着，如图5D所示，通过CVD工艺或类似的工艺在剩余的BPSG层6上沉积BPSG层8，作为覆盖布线线路5、介电帽4的露出的上部4b和介电侧壁隔离层7的层间介电层。为了去除BPSG层8的突起，通过CMP工艺对BPSG层8的表面进行平整化。
使用被加工图形的光刻胶膜(未示出)作为掩膜通过光刻技术选择蚀刻表面被平整化的BPSG层8和底部二氧化硅层2。从而如图5D所示，形成接孔9。接孔9具有矩形或圆形的形状。孔9的底部到达基片1的源/漏区1a。
在图5D中，接孔9从其所需的或正确的位置向左手侧横向偏移。在所需的或正确的位置，接孔9远离相邻的两个布线5，并位于源/漏区1a的中间。
为防止或抑制氮化硅部分4b和氮化硅侧壁隔离层7的所不需要的蚀刻，在BPSG和二氧化硅的蚀刻速率足够高于氮化硅的条件下进行BPSG层8和二氧化硅层2的蚀刻工艺。例如，通过使用CHF3和CO的混合气体的干蚀对BPSG层8和二氧化硅层2进行蚀刻。
在BPSG层8上沉积多晶硅层(未示出)，其中确定多晶硅层的厚度，以填充整个接孔9。并对多晶硅进行深蚀，直到露出BPSG层8的表面，从而仅在接孔9中选择的留下多晶硅层。因此，如图5E中所示，仅在接孔9中形成由剩余多晶硅构成的接触插头10。插头10的底部与基片1的源/漏区1a相接触。
此后，如图5E所示，在BPSG层8上形成导电层(未示出)，并加工成具有特定的平面形状，结果形成布线层11。导电层典型的由多晶硅或金属构成。布线层11的底面与接触插头10的顶部接触。
通过上述的工艺过程，布线层11通过多晶硅插头10与基片1的源/漏区1a电连接。通常，布线11作为MOS半导体存储器件的位线。
对于如上所述的本发明第二实施例的半导体器件的生产方法，基本上与图3A到3E中所示的第一实施例的方法相同，其区别在于介电帽4具有包含下部二氧化硅部4a和上部氮化硅4b的双层结构。因此，很明显的，其与第一实施例的优点相同。
由于介电帽4具有双层的结构，二氧化硅部4a插入到布线5和氮化硅部4b之间。其结果，另外的一个好处是，可进一步降低第一实施例中的寄生电容。
再上述的第一和第二实施例中，接孔9位于相邻的布线5之间。然而，本发明也可用于任何其他类型的位于任何导体(例如MOSFET的栅电极)之间的接孔。
虽然已经对本发明进行了描述，需明确的是对本领域的技术人员而言，在不脱离本发明的实质的范围内可做各种的修改，但本发明的范围仅通过所附的权利要求进行确定。
Claims (9)
1．一种半导体器件，其特征在于包含：
(a)在半导体基片上由一层直接形成或间接形成的第一介电层；
(b)在所述第一介电层上形成的第一被加工图形的导电层；
(c)在所述第一被加工图形的导电层上形成的第二被加工图形的介电层：
所述第二被加工图形的介电层具有与所述第一被加工图形的导电层基本相同的平面形状；
(d)形成在所述第一介电层上的第三介电层，所述第三介电层作为覆盖整个所述第一被加工图形的导电层和部分覆盖所述第二被加工图形的介电层的层间绝缘层；部分所述被加工图形的第二介电层从所述第三介电层露出；
(e)在所述第三介电层上形成第四被加工图形的介电层；所述第四被加工图形的介电层作为从所述第三介电层露出的部分所述第二介电层的侧壁隔离层；
(f)在所述第三介电层上形成第五介电层；所述第五介电层作为覆盖从所述第三介电层和所述第四介电层露出的部分所述第二介电层的层间介电层；
(g)形成接孔，至少穿过所述第五和所述第三介电层；
(h)导电插头被填充进所述接孔；
(i)在所述五介电层上形成第二导电层；所述第二导电层与所述导电插头相接触；
(j)所述导电插头通过所述接孔中的所述第三介电层与所述第一被加工图形的导电层电绝缘；及
(k)所述第二导电层通过所述导电插头与所述基片的一区域或位于所述基片和所述第一介电层间的导电层电连接。
2．根据权利要求1所述的装置，其特征在于所述第二被加工图形的介电层由氮化硅制成。
3．根据权利要求1所述的装置，其特征在于所述第二介电层具有双层的结构，其包含氮化硅子层和二氧化硅子层；
其中所述二氧化硅子层位于所述氮化硅子层和所述第一被加工图形的导电层之间。
4．根据权利要求1所述的装置，其特征在于所述第四介电层由氮化硅制成。
5．一种半导体器件的生产方法，其特征在于包含如下步骤：
(a)在半导体基片上由一层直接形成或间接形成包含第一介电层的结构；在所述第一介电层上形成第一被加工图形的导电层；在所述第一被加工图形的导电层上形成第二被加工图形的介电层；所述第二被加工图形的介电层具有与所述第一被加工图形的导电层基本相同的平面形状；
(b)在所述第一介电层上形成第三介电层，所述第三介电层作为覆盖整个所述第一被加工图形的导电层和部分覆盖所述第二被加工图形的介电层的层间绝缘层；部分所述被加工图形的第二介电层从所述第三介电层露出；
(c)在所述第三介电层上形成第四介电层；所述第四被加工图形的介电层盖住从所述第三介电层露出的部分所述第二介电层；
(d)加工所述第四介电层，对从所述第三介电层露出的部分所述第二被加工图形的介电层形成侧壁隔离层。
(e)在所述第三介电层上形成第五介电层；所述第五介电层作为覆盖从所述第三介电层和所述第四介电层露出的部分第二介电层的层间介电层；
(f)形成接孔，至少穿过所述第五和所述第三介电层；
(g)导电插头被填充进所述接孔；所述插头与位于所述基片的一区域或所述基片和所述第一介电层之间的导电层相接触，所述插头通过接孔中的所述第三介电层与所述第一被加工图形的导电层电绝缘；
(h)在所述第五介电层上形成第二导电层；所述第二导电层与所述导电插头相接触；所述第二导电层与位于所述基片和所述第一介电层间的基片或导电层的区域通过所述导电插头电连接。
6．根据权利要求5所述的方法，其特征在于所述第二介电层由氮化硅制成。
7．根据权利要求5所述的方法，其特征在于所述第二介电层具有双层的结构，其包含氮化硅子层和二氧化硅子层；
其中所述二氧化硅子层位于所述氮化硅子层和所述第一导电层之间。
8．根据权利要求5所述的方法，其特征在于所述第四介电层由氮化硅制成。
9．根据权利要求5所述的方法，其特征在于所述用于形成所述第三介电层的步骤(b)包含：
第一子步骤(b-1)用于在所述第一介电层上形成基质介电层，以整个的覆盖所述第一被加工图形的导电层和所述第三介电层；
第二子步骤(b-2)，用于平整化所述基质介电层的表面；
及第三子步骤(b-3)，用于深蚀所述基质介电层的被平整化的表面，以便至少露出所述第二被加工图形的介电层的一部分。
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