KR19990078400A - 도체플러그를갖춘반도체장치및그제조방법 - Google Patents
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Abstract
도체 플러그 (plug)에서의 접촉 저항 증가와 도체 플러그 부근에서의 기생 저항 증가에 관련된 문제점을 방지하는 반도체 장치가 제공된다. 제 1 패턴화 전도층(patterned conductive layer)은 제1 유전층(dielectric layer)상에 형성되고, 제 2 패턴화 유전층은 제 1 패턴화 전도층상에 형성된다. 제 3 유전층은 제 1 패턴화 전도층을 완전히 덮고 제 2 패턴화 유전층을 부분적으로 덮도록 제 1 유전층상에 형성된다. 제 4 패턴화 유전층은 제 3 유전층으로부터 노출된 제 2 패턴화 유전층의 일부분에 대한 측면벽 스페이서 (sidewall spacer)로 동작하도록 제 3 유전층상에 형성된다. 제 5 유전층은 제 3 유전층상에 형성된다. 접촉홀 (contact hole)은 적어도 제 5 및 제 3 유전층을 통해 침투되도록 형성된다. 전도 플러그는 접촉홀을 채우도록 형성된다. 제 2 전도층은 전도 플러그와 접촉되도록 제 5 유전층상에 형성된다. 전도 플러그는 접촉홀에서 제 3 유전층 자체에 의해 제 1 패턴화 전도층으로부터 전기적으로 절연된다. 제 2 전도층은 기판과 제 1 유전층 사이에 삽입되는 전도층 또는 기판에 전기적으로 연결된다.
Description
본 발명은 반도체 장치 및 그의 제작 방법에 관한 것으로, 특히 MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor)나 MOSFET를 사용한 반도체 메모리 장치에 적용가능한, 층간 유전층의 접촉홀 (contact hole)에 형성된 도체 플러그 (plug)를 갖는 반도체 장치 및 그 장치의 제작 방법에 관한 것이다.
최근에는 반도체 메모리 장치에서 메모리 셀 (memory cell)의 집적 및 소형화 레벨이 증가적으로 진행되고 있다. 이러한 경향에 응답하여, 반도체 메모리 장치를 구성하는 패턴화된 반도체, 유전체, 및 금속층에 대한 패턴-대-패턴 또는 마스크-대-마스크 오버레이 (overlay) 정확도를 개선할 필요가 많다. 이와 동시에, 허용가능한 패턴-대-패턴 또는 마스크-대-마스크 정렬 마진이 증가적으로 감소된다. 그 결과로, 상기의 경향을 감당하기 위해, 종래에는 반도체 메모리 장치를 구성하는 구성성분이나 전자 소자의 구조 및 제작 처리가 재고려되고 있다.
예를 들어, MOSFET를 사용한 MOS 반도체 메모리 장치에서, 반도체 기판에 형성된 소스/드레인 영역과 층간 유전층을 통해 소스/드레인 영역에 걸쳐 형성된 배선층은 층간 유전층을 통해 수직방향으로 침투되도록 형성된 "접촉 플러그 (contact plug)" 또는 "도체 플러그 (conductor plug)"라 칭하여지는 도체 멤버에 의해 서로 전기적으로 연결된다. 접촉 또는 도체 플러그는 층간 유전층을 수직방향으로 침투하고, 아래에 있는 소스/드레인 영역을 위에 있는 배선층과 상호연결시키도록 형성된 접촉홀에 위치한다.
패턴-대-패턴 또는 마스크-대-마스크 정렬 마진의 감소는 도체 플러그로 인해 배선층과 소스/드레인 영역 사이에서 전기적인 단락 회로가 발생할 위험성을 증가시킨다. 다른 말로, 제작 처리에서 마스크나 패턴의 배치나 오버레이 에러가 특정한 제한치 보다 더 크면, 배선층과 소스/드레인 영역 사이에는 전기적인 단락 회로가 자주 발생되는 경향이 있다. 이러한 상황은 반도체 메모리 장치의 제작 산출량과 확실성을 많이 저하시킨다.
단락 회로에 관련된 상기의 문제점이 발생되는 것을 방지하기 위해, 종래에는 다양한 개선법이 연구되고 개발되었다.
도 1a 내지 도 1d는 반도체 장치의 종래 제작 방법을 도시하는 것으로, 이는 상기의 문제점을 해결하기 위해 개발되었고 1990년 발표된 일본 비심사 특허 공보 No. 2-285658에서 설명된다.
실제로, 많은 소스/드레인 영역이 단일 결정의 실리콘 (Si) 기판에 형성되므로, 많은 게이트 전극과 많은 접촉홀이 그 기판에 걸쳐 형성된다. 그러나, 설명을 간략화하기 위해, 도 1a 내지 도 1d에서는 소스/드레인 영역 중 하나, 접촉홀 중 하나, 접촉 플러그 중 하나, 및 게이트 전극 중 2개만이 도시된다.
먼저, 도 1a에 도시된 바와 같이, 표면에 소스/드레인 영역(101a)을 갖는 단일 결정의 Si 기판(101)이 준비된다. 이어서, 기판(101)의 표면상에는 층간 유전층으로 동작되는 이산화실리콘 (SiO2)층(102)이 기판(101)의 표면상에 형성된다. SiO2층(102)에는 전도층 (도시되지 않은)이 형성되어 패턴화되고, 그에 의해 SiO2층(102)상에 MOSFET의 두 게이트 전극(105)을 형성하여 게이트 전극(105) 사이에 소스/드레인 영역(101a)의 위치를 정한다. 게이트 전극(105)은 기판(101)의 표면을 따라 이어지므로, 종이에 대해 수직방향으로 확장된다. 게이트 전극(105) 바로 아래에 있는 SiO2층(102)의 일부분은 MOSFET의 게이트 절연체로 동작된다. 이 단계의 상태는 도 1a에 도시된다.
이어서, 도 1b에 도시된 바와 같이, 게이트 전극(105)을 덮는 층간 유전층으로서, BPSG (Boron-doped PhosphorSilicate Glass)층(108)이 SiO2층(102)에 피착된다. 사진석판술에 의해 패턴화된 포토레지스트막 (photoresist film) (도시되지 않은)을 사용해, BPSG층(108)과 아래에 있는 SiO2층(102)이 선택적으로 에칭되어, 인접한 게이트 전극(105) 사이에서는 기판(101)의 표면을 덮지 않는 접촉홀(109)을 형성한다. 접촉홀(109)은 예를 들면, 직사각형이나 원형 평면형을 갖는다. 접촉홀(109)의 바닥은 아래에 있는 소스/드레인 영역(101a)에 이른다.
도 1b에서, 접촉홀(109)은 원하는 또는 정확한 위치에서 좌측의 측면 방향으로 벗어난다. 원하는 또는 정확한 위치에서, 접촉홀(109)은 인접한 두 게이트 전극(105)에서 떨어져 있고, 소스/드레인 영역(101a)의 중간에 위치한다.
SiO2또는 Si3N4(silicon nitride)로 구성된 유전층 (도시되지 않은)은 BPSG층(108)에 피착되어 다시 에칭되고, 그에 의해 접촉홀(109)에는 유전층이 선택적으로 남게 된다. 그래서, 도 1c에 도시된 바와 같이, 마주보는 접촉홀(109)의 내부측면에는 한 쌍의 측면벽 스페이서 (spacer)(103)가 형성된다. 측면벽 스페이서쌍(103)은 나중 처리 단계에서 홀(109)에 채워질 접촉 플러그가 게이트 전극(105)과 접촉되는 것을 방지하도록 동작된다.
다음에는 폴리실리콘층 (도시되지 않은)이 BPSG층(108)상에 피착된다. 폴리실리콘의 두께는 폴리실리콘층이 접촉홀(109)을 채우도록 결정된다. 이어서, 폴리실리콘층은 아래에 있는 BPSG층(108)의 표면이 노출될 때까지 다시 에칭되고, 그에 의해 접촉홀(109)에만 이와 같이 피착된 폴리실리콘층이 선택적으로 남게 된다. 그래서, 도 1d에 도시된 바와 같이, 남아있는 폴리실리콘층에 의해 접촉홀(109)에는 접촉 플러그(110)가 형성된다. 플러그(110)의 바닥은 기판(101)의 소스/드레인 영역(101a)과 접촉된다. 플러그(110)의 반대측은 측면벽 스페이서(103)에 의해 대응하는 게이트 전극(105)에서 떨어져 있다.
이후에는 도 1d에 도시된 바와 같이, 전도층 (도시되지 않은)이 BPSG층(108)에 형성되고 특정한 평면형을 갖도록 패턴화되어, BPSG층(108)에 배선층(111)을 제공하게 된다. 배선층(111)의 바닥 표면은 접촉 플러그(110)의 상단과 연결된다.
상술된 처리 단계에 의해, 배선층(111)은 폴리실리콘 플러그(110)를 통해 기판(101)의 소스/드레인 영역(101a)에 전기적으로 연결된다. 전형적으로, 배선층(111)은 MOS 반도체 메모리 장치의 비트선으로 동작된다.
도 1a 내지 도 1d에 도시된 반도체 장치의 종래 제작 방법으로, 상술된 전기적 단락 회로의 문제점이 해결될 수 있다. 그러나, 접촉홀(109)이 BPSG층(108)과 SiO2층(102)에 침투되도록 형성된 이후에는 측면벽 스페이서(103)가 접촉홀(109)내에 형성된다. 그래서, 측면벽 스페이서(103)의 존재로 인해 접촉홀(109)의 유효한 또는 이용가능한 크기가 감소되어, 접촉 플러그(110)에서의 접촉 저항가 증가되는 또 다른 문제점이 발생된다.
도 2a 내지 도 2d는 상기의 전기적인 단락 회로 문제점을 해결하기 위해 개발된 또 다른 종래의 반도체 장치 제작 방법을 도시한다.
먼저, 도 2a에 도시된 바와 같이, 표면에 소스/드레인 영역(201a)을 갖는 단일 결정 Si 기판(201)이 준비되고, 기판(201)의 표면상에는 층간 유전층으로 동작되는 SiO2층(202)이 형성된다. 이어서, SiO2층(202)상에는 전도층 (도시되지 않은)이 피착되고, 이와 같이 피착된 전도층상에는 Si3N4층 (도시되지 않은)이 피착된다. Si3N4층과 전도층은 똑같은 특정형태를 갖도록 패턴화되고, 그에 의해 SiO2층(202)에는 전도층으로 구성된 게이트 전극(205)과 Si3N4층으로 구성된 유전 캡 (dielectric cap)(204)이 형성된다. 유전 캡(204)은 게이트 전극(204)상에 위치한다. 게이트 전극(205) 바로 아래에 있는 SiO2층(202) 일부분은 게이트 절연체로 동작된다.
이어서, 도 2b에 도시된 바와 같이, SiO2층(202)상에는 게이트 전극(205)과 유전 캡(204)을 덮는 Si3N4층 (도시되지 않은)이 형성된다. 이어서, Si3N4층은 다시 에칭되어, 게이트 전극(205)과 캡(204)의 양측에 선택적으로 남겨진다. 그래서, SiO2층(202)상에는 두 쌍의 측면벽 스페이서(207)가 형성된다. 측면벽 스페이서쌍 각각은 도 2b에 도시된 바와 같이 게이트 전극(205) 중 대응하는 것과 캡(204) 중 대응하는 것의 마주보는 두 측면에 위치한다.
이 단계에서는 도 2b에 도시된 바와 같이, 각 게이트 전극(205)의 상단면이 Si3N4캡(204)으로 덮히고, 두 측면은 Si3N4측면벽 스페이서(207)쌍으로 덮힌다.
이어서, 도 2c에 도시된 바와 같이, SiO2층(202)상에는 게이트 전극(205)과 유전 캡(204)을 덮는 층간 유전층으로서 BPSG층(208)이 피착된다. 이때는 사진석판술에 의해 패턴화된 포토레지스트막 (도시되지 않은)을 사용해, BPSG층(208)과 아래에 있는 SiO2층(202)이 선택적으로 에칭되어, 인접한 두 게이트 전극(205) 사이에서는 기판(201)의 표면을 덮지 않는 접촉홀(209)이 형성된다. 접촉홀(209)은 예를 들면, 직사각형이나 원형 평면형을 갖는다. 접촉홀(209)의 바닥은 아래에 있는 소스/드레인 영역(201a)에 이른다.
도 2c에서는 도 1b와 같이, 접촉홀(209)이 원하는 또는 정확한 위치에서 좌측의 측면 방향으로 벗어난다. 원하는 또는 정확한 위치에서, 접촉홀(209)은 인접한 두 게이트 전극(205)에서 떨어져 있고, 소스/드레인 영역(201a)의 중간에 위치한다.
Si3N4캡(204)과 Si3N4측면벽 스페이서(207)의 바람직하지 않은 에칭을 방지 또는 억제하기 위해서는 BPSG 및 SiO2의 에칭 비율이 Si3N4보다 충분히 높다는 조건하에서 BPSG층(208)과 SiO2층(202)에 대한 에칭 처리가 실행된다.
이어서, BPSG층(208)상에는 폴리실리콘층 (도시되지 않은)이 피착되고, 폴리실리콘층의 두께는 전체 접촉홀(209)을 채우도록 결정된다. 폴리실리콘층은 다시 BPSG층(208)이 노출될 때까지 에칭되고, 그에 의해 접촉홀(209)에만 폴리실리콘층이 선택적으로 남게 된다. 그래서, 도 2d에 도시된 바와 같이, 폴리실리콘으로 구성된 접촉 플러그(210)가 접촉홀(209)에 형성된다. 플러그(210)의 바닥은 기판(201)의 소스/드레인 영역(201a)과 접촉된다.
이후에는 도 2d에 도시된 바와 같이, 전도층 (도시되지 않은)이 BPSG층(208)에 형성되고 특정한 평면형을 갖도록 패턴화되어, BPSG층(208)에 배선층(211)을 제공하게 된다. 배선층(211)의 바닥 표면은 접촉 플러그(210)의 상단과 접촉된다.
상술된 처리 단계에 의해, 배선층(211)은 폴리실리콘 플러그(210)를 통해 기판(201)의 소스/드레인 영역(201a)에 전기적으로 연결된다. 전형적으로, 배선층(211)은 반도체 메모리 장치의 비트선으로 동작된다.
도 1a 내지 도 1d에 도시된 종래 방법과 다르게, 도 2a 내지 도 2d에 도시된 종래 방법으로는 각 게이트 전극(205)이 유전 캡(204)과 측면벽 스페이서(207)로 덮히므로, 게이트 전극(205)이 접촉홀(209)에 대한 에칭 처리 동안 노출되기 어렵다. 이는 상술된 전기적 단락 회로의 문제점을 해결할 수 있음을 의미한다.
그러나, 각 게이트 전극(205)의 전체 상단면은 높은 유전 상수를 갖는 Si3N4로 구성된 유전 캡(204)으로 덮히고, 측면은 높은 유전 상수를 갖는 Si3N4로 구성된 유전 측면벽 스페이서(207)로 덮힌다. 그 결과로, 게이트 전극(205)과 배선층(211)으로 인한 기생 캐패시턴스 (parasitic capacitance)가 높아지는 또 다른 문제점이 있다.
이러한 종류의 다른 종래 방법은 1997년 공보된 일본 비심사 특허 공보 No. 9-162388 및 9-246486에서 발표된다.
일본 비심사 특허 공보 No. 9-162388에서 발표된 종래의 방법에서는 게이트 전극과 게이트 전극의 각 측면에 위치하는 유전 측면벽 스페이서가 형성된 이후에, 게이트 전극 및 측면벽 스페이서를 덮는 제 1 유전층이 형성된다. 다음에는 제 2 유전층이 제 1 유전층상에 형성된다. 제 2 유전층은 게이트 전극의 바닥으로부터 게이트 전극 높이의 반까지 제거되도록 선택적으로 에칭되고, 그에 의해 제 1 유전층의 하단 반부분이 제 2 유전층으로부터 노출되면서 게이트 전극의 캡-형상 구조를 형성하게 된다.
이와 같이, 일본 비심사 특허 공보 No. 9-162388에서 발표된 종래의 방법에서는 아래에 있는 소스/드레인 영역에 이르는 접촉홀이 게이트 전극을 덮도록 형성된 층간 유전층에서의 에칭에 의해 형성될 때, 제 2 유전층이 에칭 중단으로 동작된다. 그러므로, 게이트 전극이 접촉홀의 에칭 처리에서 노출되는 것이 방지되어, 게이트 전극과 소스/드레인 영역 사이의 전기적인 단락 회로 문제점이 방지된다.
그러나, 게이트 전극과 측면벽 스페이서는 제 1 유전층으로 완전히 덮히고, 게이트 전극의 상단 반부분과 측면벽 스페이서는 제 2 유전층으로 더 덮힌다. 따라서, 도 2a 내지 도 2d에 도시된 종래 방법과 유사하게, 게이트 전극 및 그와 인접한 배선층으로 인한 기생 캐패시턴스가 높아지는 문제점이 있다.
일본 비심사 특허 공보 No. 9-246486에서 발표된 종래의 방법에서는 전도층상에 유전층이 형성된 이후에, 유전층이 패턴화되어 게이트 전극의 상단을 덮는 상단 유전층 (즉, 캡 층)을 형성하게 된다. 이어서, 상단 유전층을 마스크로 사용해, 전도층은 게이트 전극을 형성하도록 패턴화된다. 게이트 전극의 양측은 게이트 전극의 폭이 상단 유전층 보다 작아지도록 에칭된다. 이후에는 유전 측면벽 스페이서가 게이트 전극의 양측에 형성된다.
이와 같이, 일본 비심사 특허 공보 No. 9-246486에서 발표된 종래의 방법에서는 게이트 전극의 폭이 상단 유전층 보다 작아지도록 에칭함으로서 게이트 전극의 폭을 감소시킨 이후에, 게이트 전극의 양측에 유전 측면벽 스페이서가 형성된다. 그러므로, 측면벽 스페이서의 두께가 감소되더라도, 상술된 게이트 전극과 소스/드레인 영역 사이의 전기적인 단락 회로 문제점이 발생되는 것을 방지한다.
그러나, 게이트 전극의 상단면은 상단 유전층으로 완전히 덮히고, 게이트 전극의 측면은 측면벽 스페이서로 완전히 덮힌다. 그래서, 도 2a 내지 도 2d에 도시된 종래 방법과 같이, 게이트 전극 및 그와 인접한 배선층으로 인한 기생 캐패시턴스가 높아지는 또 다른 문제점이 있다.
따라서, 본 발명의 목적은 도체 플러그 (conductor plug)에서의 접촉 저항 증가와 도체 플러그 부근에서의 기생 저항 증가에 관련된 문제점을 방지하는 반도체 장치 및 그 제작 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 대응하는 도체 멤버에 자체 정렬되어 유전층에 접촉홀 (contact hole)을 형성하면서 접촉홀에 형성된 도체 플러그를 통한 전기적인 단락 회로를 방지하는 것을 가능하게 하는 반도체 장치 및 그 제작 방법을 제공하는 것이다.
특별히 기술되지 않은 다른 목적과 함께 상기의 목적들은 다음의 설명으로부터 종래 기술에 숙련된 자에게 명백해진다.
본 발명의 제 1 특성에 따라, (a) 한 층을 통해 반도체 기판위에 간접적으로 또는 반도체 기판상에 직접적으로 형성된 제 1 유전층; (b) 제 1 유전층상에 형성된 제 1 패턴화 전도층; (c) 제 1 패턴화 전도층상에 형성된 제 2 패턴화 유전층; 제 1 패턴화 전도층과 대략 같은 평면형을 갖는 제 2 패턴화 유전층; (d) 제 1 유전층상에 형성된 제 3 유전층; 제 1 패턴화 전도층을 완전히 덮고 제 2 패턴화 유전층을 부분적으로 덮는 층간 유전층으로 동작하는 제 3 유전층; 제 3 유전층으로부터 노출되는 제 2 패턴화 유전층의 일부; (e) 제 3 유전층상에 형성된 제 4 패턴화 유전층; 제 3 유전층으로부터 노출된 제 2 패턴화 유전층 일부에 대한 측면벽 스페이서 (sidewall spacer)로 동작하는 제 4 패턴화 유전층; (f) 제 3 유전층상에 형성된 제 5 유전층; 제 4 패턴화 유전층과 제 3 유전층으로부터 노출된 제 2 패턴화 유전층 일부를 덮는 층간 유전층으로 동작하는 제 5 유전층; (g) 적어도 제 5 및 제 3 유전층을 통해 침투되도록 형성된 접촉홀; (h) 접촉홀에 채워지는 전도 플러그; (i) 제 5 유전층상에 형성된 제 2 전도층; 전도 플러그와 접촉되는 제 2 전도층; (j) 접촉홀에서 제 3 유전층 자체에 의해 제 1 패턴화 전도층으로부터 전기적으로 절연되는 전도 플러그; 및 (k) 전도 플러그를 통해 기판과 제 1 유전층 사이에 위치하는 전도층이나 기판 영역과 전기적으로 연결되는 제 2 전도층으로 구성된 반도체 장치가 제공된다.
본 발명의 제 1 특성에 따른 반도체 장치에서, 제 1 패턴화 전도층은 제 1 유전층상에 형성되고, 동시에 제 1 패턴화 전도층과 대략 같은 평면형을 갖는 제 2 패턴화 유전층은 제 1 패턴화 전도층상에 형성된다. 제 1 패턴화 전도층은 층간 유전층으로 동작하는 제 3 유전층으로 완전히 덮히고, 제 2 패턴화 유전층 일부는 제 3 유전층으로부터 노출된다. 더욱이, 제 4 패턴화 유전층은 제 3 유전층으로부터 노출된 제 2 유전층 일부에 대해 측면벽 스페이서를 형성한다.
그래서, 제 1 패턴화 전도층은 층간 유전층으로 동작하는 제 3 전도층으로만 덮힌다. 그 결과로, 제 2 패턴화 유전층이 높은 유전 상수를 갖는 유전 물질로 구성되더라도, 제 1 및 제 2 전도층에 의해 발생되는 기생 캐패시턴스 (parasitic capacitance)는 낮은 유전 상수를 갖는 유전 물질을 제 3 유전층으로 사용함으로서 억제된다.
또한, 전도 플러그는 제 3 유전층 자체에 의해 제 1 패턴화 전도층으로부터 전기적으로 절연되므로, 전도 플러그와 제 1 패턴화 전도층 사이의 전기적인 절연을 위해 접촉홀에 형성되는 유전 측면벽 스페이서가 요구되지 않는다. 그래서, 접촉홀의 유효한 또는 이용가능한 크기의 감소로 인해 접촉 저항가 높아질 위험이 없다.
더욱이, 제 1 패턴화 전도층의 상단면은 제 1 패턴화 전도층과 대략 같은 평면형을 갖는 제 2 패턴화 유전층으로 덮힌다. 제 1 패턴화 전도층의 측면은 제 4 패턴화 유전층에 의해 형성된 측면벽 스페이서로 덮힌다. 그래서, 에칭 처리와 같이 접촉홀을 형성하는 처리에서 제 1 패턴화 전도층이 노출될 위험이 없다. 그 결과로, 접촉홀은 제 2 및 제 4 패턴화 유전층 (즉, 제 1 패턴화 전도층)에 자체 정렬되어 형성되면서, 접촉홀에 채워진 전도 플러그를 통한 전기적인 단락 회로를 방지할 수 있다.
제 1 특성에 따른 장치의 양호한 실시예에서, 제 2 패턴화 유전층은 질화실리콘으로 구성된다. 본 실시예에서는 접촉홀을 형성하는 처리에서 제 1 전도층의 보호가 더 보장되는 추가 이점이 있다.
제 1 특성에 따른 장치의 또 다른 양호한 실시예에서, 제 2 패턴화 유전층은 질화실리콘 서브층과 산화실리콘 서브층을 구비하는 이층 구조를 갖는다. 산화실리콘 서브층은 질화실리콘 서브층과 제 1 패턴화 전도층 사이에 위치한다. 본 실시예에서는 접촉홀을 형성하는 처리에서 제 1 패턴화 전도층의 보호가 더 보장될 뿐만 아니라 기생 캐패시턴스도 더 낮아지는 이점이 있다.
제 1 실시예에 따른 장치의 또 다른 양호한 실시예에서, 제 4 유전층은 질화실리콘으로 구성된다. 본 실시예에서는 접촉홀을 형성하는 처리에서 제 1 패턴화 전도층의 보호가 더 보장되는 이점이 있다.
본 발명의 제 2 특성에 따라, 다음 단계 (a) 내지 (h)로 구성된 반도체 장치의 제작 방법이 제공된다.
단계(a)에서는 한 층을 통해 반도체 기판위에 간접적으로 또는 반도체 기판상에 직접적으로 형성된 제 1 유전층; 제 1 유전층상에 형성된 제 1 패턴화 전도층; 제 1 패턴화 전도층상에 형성된 제 2 패턴화 유전층; 및 제 1 패턴화 전도층과 대략 같은 평면형을 갖는 제 2 유전층을 포함하는 구조가 형성된다.
단계(b)에서는 제 3 유전층이 제 1 유전층상에 형성된다. 제 3 유전층은 제 1 패턴화 전도층을 완전히 덮고 제 2 패턴화 유전층을 부분적으로 덮는 층간 유전층으로 동작한다. 제 2 패턴화 유전층의 일부는 제 3 유전층으로부터 노출된다.
단계(c)에서는 제 4 유전층이 제 3 유전층상에 형성된다. 제 4 유전층은 제 3 유전층으로부터 노출된 제 2 패턴화 유전층의 일부를 덮는다.
단계(d)에서는 제 4 유전층이 패턴화되어 제 3 유전층으로부터 노출된 제 2 패턴화 유전층의 일부에 대한 측면벽 스페이서를 형성한다.
단계(e)에서는 제 5 유전층이 제 3 유전층상에 형성된다. 제 5 유전층은 제 4 패턴화 유전층 및 제 3 유전층으로부터 노출된 제 2 유전층의 일부를 덮는 층간 유전층으로 동작한다.
단계(f)에서는 접촉홀이 적어도 제 5 및 제 3 유전층을 통해 침투되도록 형성된다.
단계(g)에서는 전도 플러그가 접촉홀을 채우도록 형성된다. 플러그는 기판과 제 1 유전층 사이에 위치하는 전도층 또는 기판의 영역과 접촉된다. 플러그는 접촉홀에서 제 3 유전층 자체에 의해 제 1 패턴화 전도층으로부터 전기적으로 절연된다.
단계(h)에서는 제 2 전도층의 제 5 유전층상에 형성된다. 제 2 전도층은 전도 플러그와 접촉된다. 제 2 전도층은 전도 플러그를 통해 제 1 유전층 및 기판 사이에 위치하는 전도층 또는 기판의 영역과 전기적으로 연결된다.
제 1 특성에 따른 반도체 장치와 유사한 본 발명의 제 2 특성에 따른 반도체 장치의 제작 방법에서, 제 1 패턴화 전도층은 제 1 유전층상에 형성되고, 제 1 패턴화 전도층과 대략 같은 평면형을 갖는 제 2 패턴화 유전층은 단계(a)에서 제 1 패턴화 전도층상에 형성된다. 제 3 유전층은 단계(b)에서 제 1 패턴화 전도층을 완전히 덮고 제 2 패턴화 유전층을 부분적으로 덮는 층간 유전층으로 형성되고, 여기서 제 2 패턴화 유전층의 일부는 제 3 유전층으로부터 노출된다. 또한, 단계(c) 및 (d)에서는 제 4 유전층이 제 3 유전층으로부터 노출된 제 2 패턴화 유전층의 일부를 덮도록 형성되고, 이어서 제 4 유전층이 패턴화되어, 제 3 유전층으로부터 노출된 제 2 패턴화 유전층의 일부에 대한 측면벽 스페이서를 형성하게 된다.
그래서, 제 1 패턴화 전도층은 층간 유전층으로 동작하는 제 3 유전층으로만 덮힌다. 그 결과로, 제 2 패턴화 유전층이 높은 유전 상수를 갖는 유전 물질로 구성되더라도, 제 1 및 제 2 전도층에 의해 발생되는 기생 캐패시턴스는 낮은 유전 상수를 갖는 유전 물질을 제 3 유전층으로 사용함으로서 억제된다.
또한, 전도 플러그는 제 3 유전층 자체에 의해 제 1 패턴화 전도층으로부터 전기적으로 절연되므로, 전도 플러그와 제 1 패턴화 전도층 사이의 전기적 절연을 위해 접촉홀에 형성되는 유전 측면벽 스페이서가 요구되지 않는다. 그래서, 접촉홀의 유효한 또는 이용가능한 크기의 감소로 인해 접촉 저항가 높아질 위험이 없다.
더욱이, 제 1 패턴화 전도층의 상단면은 제 1 패턴화 전도층과 대략 같은 평면형을 갖는 제 2 패턴화 유전층으로 덮힌다. 제 1 패턴화 전도층의 측면은 제 4 패턴화 유전층으로 형성된 측면벽 스페이서로 덮힌다. 그래서, 제 1 패턴화 전도층이 접촉홀을 형성하는 단계(f)에서 제 3 유전층으로부터 노출될 위험이 없다. 그 결과로, 접촉홀은 제 2 및 제 4 패턴화 유전층 (즉, 제 1 패턴화 전도층)에 자체 정렬되어 형성되면서, 접촉홀에 채워진 전도 플러그를 통한 전기적인 단락 회로를 방지할 수 있다.
제 2 특성에 따른 방법의 양호한 실시예에서, 제 2 패턴화 유전층은 질화실리콘으로 구성된다. 본 실시예에서는 접촉홀을 형성하는 단계(f)에서 제 1 패턴화 전도층의 보호가 더 보장되는 추가 이점이 있다.
제 2 특성에 따른 방법의 또 다른 양호한 실시예에서, 제 2 패턴화 유전층은 질화실리콘 서브층과 산화실리콘 서브층을 구비하는 이층 구조를 갖는다. 산화실리콘 서브층은 질화실리콘 서브층과 제 1 전도층 사이에 위치한다. 본 실시예에서는 접촉홀을 형성하는 단계(f)에서 제 1 패턴화 전도층의 보호가 더 보장될 뿐만 아니라 기생 캐패시턴스도 더 낮아지는 이점이 있다.
제 2 특성에 따른 방법의 또 다른 양호한 실시예에서, 제 4 유전층은 질화실리콘으로 구성된다. 본 실시예에서는 접촉홀을 형성하는 단계(f)에서 제 1 전도층의 보호가 더 보장되는 추가 이점이 있다.
제 2 특성에 따른 방법의 또 다른 양호한 실시예에서, 제 3 유전층을 형성하는 단계(b)는 제 1 패턴화 전도층과 제 3 유전층 모두를 완전히 덮도록 제 1 유전층상에 베이스 유전층을 형성하는 제 1 서브단계(b-1); 베이스 유전층의 표면을 평탄화하는 제 2 서브단계(b-2); 및 적어도 제 2 패턴화 유전층의 일부를 노출시키도록 평탄화된 베이스 유전층의 표면을 다시 에칭하는 제 3 서브단계(b-3)로 구성된다. 본 실시예에서는 제 3 유전층이 제 3 유전층으로부터 적어도 제 2 패턴화 유전층의 일부를 노출시키도록 용이하게 형성될 수 있는 추가 이점이 있다.
도 1a 내지 도 1d는 각각 종래 반도체 장치의 제작 방법을 도시하는 부분적인 단면도.
도 2a 내지 도 2d는 각각 또 다른 종래 반도체 장치의 제작 방법을 도시하는 부분적인 단면도.
도 3a 내지 도 3e는 각각 본 발명의 제 1 실시예에 따른 반도체 장치의 제작 방법을 도시하는 부분적인 단면도.
도 4는 도 3a 내지 도 3d의 제 1 실시예에 따른 제작 방법을 도시하는 부분적인 평면도.
도 5a 내지 도 5e는 각각 본 발명의 제 2 실시예에 따른 반도체 장치의 제작 방법을 도시하는 부분적인 단면도.
*도면의 주요부분에 대한 간단한 설명*
1 : 기판
2 : SiO2층
4 : 유전캡
5 : 폴리실리콘 배선
6 : BPSG층
본 발명의 양호한 실시예는 첨부된 도면을 참고로 이후 상세히 설명된다.
제 1 실시예
본 발명의 제 1 실시예에 따른 반도체 장치의 제작 방법은 도 3a 내지 도 3e를 참고로 이후 설명된다.
도 3a 내지 도 3e에서는 다수의 소스/드레인 영역이 단일 결정 Si 기판에 형성되므로, 게이트 전극으로 동작될 수 있는 다수의 배선과 다수의 접촉홀이 기판상에 형성된다. 그러나, 설명을 간략화하기 위해, 도 3a 내지 도 3e에서는 하나의 소스/드레인 영역, 하나의 접촉홀, 하나의 접촉 플러그, 및 2개의 배선이 도시되어 이후 설명된다.
먼저, 도 3a에 도시된 바와 같이, 표면에 소스/드레인 영역(1a)을 갖는 단일 결정 Si 기판(1)이 준비된다. 이어서, 기판(1)의 표면상에는 열적 산화 처리 등에 의해 SiO2층(2)이 형성된다.
다음에는 200 nm의 두께를 갖는 폴리실리콘층 (도시되지 않은)이 CVD (Chemical Vapor Deposition) 처리에 의해 SiO2층(2)상에 형성된다. 이와 같이 피착된 폴리실리콘층에는 CVD 처리에 의해 200 nm의 두께를 갖는 Si3N4층 (도시되지 않은)이 형성된다. 이후에, 폴리실리콘층과 Si3N4층은 공지된 사진석판술 및 에칭 기술에 의해 똑같은 특정 평면형을 갖도록 패턴화되고, 그에 의해 도 3a에 도시된 바와 같이, SiO2층(2)상에 위치하는 폴리실리콘 배선(5)과 각 배선(5)상에 위치하는 Si3N4캡(4)을 형성한다.
도 4에 도시된 바와 같이, 배선(5)은 기판(1)의 표면을 따라 서로 평행하게 확장된다.
폴리실리콘층과 Si3N4층은 같은 마스크를 사용해 연속적으로 에칭될 수 있다. 다른 방법으로, 상단 Si3N4층이 마스크를 사용해 에칭되고, 이어서 하단 폴리실리콘층은 패턴화되거나 에칭된 Si3N4층 자체를 마스크로 사용해 에칭될 수 있다. 배선(5)의 상단이 유전 캡(4)으로 덮혀진다면, 이 목적을 위해 다른 처리가 사용될 수 있다.
배선(5) 및 유전 캡(4)의 위치는 소스/드레인 영역이 2개의 인접한 배선(5) 사이에 삽입되도록 결정된다.
이어서, BPSG층(6)은 배선층(5)과 유전 캡(4)을 덮도록 SiO2층(2)상에 CVD 처리에 의해 피착된다. 이 처리에서는 배선(5)과 유전 캡(4)의 존재로 인해 BPSG층(6)이 돌출부를 가지므로, BPSG층(6)의 표면은 질소 (N2) 대기에서 BPSG층(6)을 가열하는 역류 처리 또는 CMP (Chemical Mechanical Polishing) 처리에 의해 평탄화된다.
이 단계에 이어서, BPSG층(6)은 불화수소 (HF) 용액을 사용한 습식 에칭 처리 또는 건식 에칭 처리에 의해 다시 에칭되고, 그에 의해 도 3b에 도시된 바와 같이, BPSG층(6)으로부터 캡(4)의 상단 일부분이 노출된다. BPSG층(6)의 표면이 평탄화되었으므로, 층(6)의 두께는 에칭 팩 처리에 의해 균일하게 감소되고, 그 결과로 캡(4)의 상단 일부분이 노출 또는 돌출된다. 캡(4)의 노출 또는 돌출 정도는 예를 들면, 캡(4)의 노출 또는 돌출 부분이 대략 캡(4)의 두께의 반인 대략 200 nm의 두께 또는 높이를 갖는 방식으로 결정된다. 이 단계에서의 상태는 도 3b에 도시된다.
또한, 나머지 BPSG층(6)상에는 CVD 처리에 의해 100 nm의 두께를 갖는 Si3N4층 (도시되지 않은)이 피착되고, 이어서 Si3N4층은 이방성 에칭 처리에 의해 다시 에칭된다. Si3N4층은 BPSG층(6)으로부터 돌출된 유전 캡(4)의 존재로 인해 돌출부를 가지므로, Si3N4층은 유전 캡(4)의 두 반대측에서만 선택적으로 남게된다. 그래서, 도 3c에 도시된 바와 같이, BPSG층(6)상에는 Si3N4로 구성된 측면벽 스페이서(7)가 형성된다.
도 3c에 도시된 상태에서, 배선(5)의 상단면은 Si3N4캡(4)으로 덮히고, 그 측면은 BPSG층(6)으로 덮힌다. Si3N4측면벽 스페이서(7)는 대응하는 측면의 캡(4)만을 덮는다. 측면벽 스페이서(7)는 배선(5)으로부터 떨어져있다.
이어서, 도 3d에 도시된 바와 같이, 나머지 BPSG층(6)상에는 배선(5), 유전캡(4), 및 유전 측면벽 스페이서(7)를 덮는 층간 유전층으로 CVD 처리 등에 의해 BPSG층(8)이 피착된다. 이 단계에서는 돌출된 캡(4)과 스페이서(7)의 존재로 인해 BPSG층(8)이 돌출부를 가지므로, BPSG층(8)의 표면은 CMP 처리 등에 의해 평탄화된다.
사진 석판술에 의해 패턴화된 포토레지스트막 (도시되지 않은)을 마스크로 사용해, BPSG층(8)과 아래에 있는 SiO2층(2)은 선택적으로 에칭되고, 그에 의해 도 3d에 도시된 바와 같이 접촉홀(9)을 형성한다. 접촉홀(9)은 예를 들면, 직사각형이나 원형의 평면형을 갖는다. 홀(9)의 바닥은 아래에 있는 기판(1)의 소스/드레인 영역(1a)에 이른다.
도 3d에서, 접촉홀(9)은 원하는 또는 정확한 위치에서 좌측의 측면 방향으로 벗어난다. 원하는 또는 정확한 위치에서, 접촉홀(9)은 인접한 두 배선(5)에서 떨어져 있고, 소스/드레인 영역(1a)의 중간에 위치한다.
Si3N4캡(4)과 Si3N4측면벽 스페이서(7)의 에칭을 방지 또는 억제하기 위해, BPSG층(8) 및 SiO2층(2)에 대한 에칭은 BPSG 및 SiO2의 에칭 비율이 Si3N4보다 충분히 더 높은 조건하에서 실행된다. 예를 들면, BPSG층(8) 및 SiO2층(2)은 CHF3와 CO의 혼합 기체를 사용한 건식 에칭 처리에 의해 에칭된다.
이어서, BPSG층(8)상에는 폴리실리콘층 (도시되지 않은)이 피착되고, 폴리실리콘층의 두께는 전체적인 접촉홀(9)을 채우도록 결정된다. 폴리실리콘층은 아래에 있는 BPSG층(8)의 표면이 노출될 때까지 다시 에칭되고, 그에 의해 접촉홀(9)에만 폴리실리콘층이 선택적으로 남게 된다. 그래서, 도 3e에 도시된 바와 같이, 폴리실리콘으로 구성된 전도 플러그 또는 접촉 플러그(10)가 접촉홀(9)에 형성된다. 플러그(10)의 바닥은 기판(1)의 소스/드레인 영역(1a)과 접촉된다.
이후에는 도 3e에 도시된 바와 같이, 전도층 (도시되지 않은)이 BPSG층(8)상에 형성되고, 특정한 패턴을 갖도록 패턴화되어, 배선층(11)이 된다. 전도층은 전형적으로 폴리실리콘이나 금속으로 구성된다. 배선층(11)의 바닥은 접촉 플러그(10)의 상단과 접촉된다.
상술된 처리 단계에 의해, 배선층(11)은 폴리실리콘 플러그(10)를 통해 기판(1)의 소스/드레인 영역에 전기적으로 연결된다. 전형적으로, 배선층(11)은 반도체 메모리 장치의 비트선으로 동작한다.
상술된 바와 같이, 본 발명의 제 1 실시예에 따른 반도체 장치의 제작 방법에서는 폴리실리콘 배선(5) (제 1 패턴화 전도층)이 SiO2층(2) (제 1 유전층)상에 형성되고, 동시에 배선(5)과 같은 평면형을 갖는 Si3N4캡(4) (제 2 패턴화 유전층)이 배선(5)상에 형성된다. 배선(5)은 층간 유전층으로 동작하는 BPSG층(6) (제 3 유전층)으로 완전히 덮히고, Si3N4캡(4)의 상단 일부분은 BPSG층(6)으로부터 노출된다. 더욱이, 측면벽 스페이서(7)를 형성하기 위한 Si3N4층 (제 4 유전층)은 노출된 Si3N4캡(4) 일부분의 양 반대측면을 덮도록 형성된다.
그래서, 배선(5)의 양 측면은 Si3N4보다 낮은 유전 상수를 갖는 BPSG층(6)으로만 덮힌다. 그 결과로, 유전 캡(4)이 더 높은 유전 상수를 갖는 Si3N4으로 구성되더라도, 배선(5)과 배선층(11)에 의해 발생되는 기생 캐패시턴스가 억제될 수 있다.
또한, 폴리실리콘 플러그(10)는 BPSG층(6) 자체에 의해 배선(5)으로부터 전기적으로 절연되므로, 도 1a 내지 도 1d에 도시된 종래 방법에서 사용되는 측면벽 스페이서를 접촉홀(9)에 형성할 필요가 없다. 그래서, 접촉홀(9)의 실제 또는 실효 크기의 감소로 인해 플러그(10) 부근의 접촉 저항가 높아질 위험 또는 가능성이 없다.
더욱이, 배선(5)의 상단면은 배선(5)과 같은 평면형을 갖는 유전 캡(4)으로 덮힌다. 배선(5)의 양 측면은 유전 측면벽 스페이서(7)로 덮힌다. 그러므로, 도 3d에 도시된 바와 같이, 접촉홀(9)을 형성하는 에칭 처리에서 배선(5)이 노출될 가능성이 없다. 그 결과로, 접촉홀(9)은 홀(9)에 채워지는 플러그(10)를 통한 전기적인 단락 회로를 방지하면서, 유전 캡(4) 및 측면벽 스페이서(7) (즉, 배선(5))에 자체 정렬되어 형성될 수 있다.
실시예 2
도 5a 내지 도 5e는 본 발명의 제 2 실시예에 따른 반도체 장치의 제작 방법을 도시한다.
먼저, 도 5a에 도시된 바와 같이, 표면에 소스/드레인 영역(1a)을 갖는 단일 결정 Si 기판(1)이 준비된 이후에, 기판(1)의 표면상에는 층간 유전층으로 동작하는 SiO2층(2)이 열적 산화 처리 등에 의해 형성된다.
다음에는 200 nm 두께의 폴리실리콘층 (도시되지 않은)이 CVD 처리에 의해 SiO2층(2)상에 형성되고, 이와 같이 피착된 폴리실리콘층상에는 100 nm 두께의 SiO2층 (도시되지 않은)이 CVD 처리에 의해 형성되고, 또한 이와 같이 피착된 SiO2층상에는 100 nm 두께의 Si3N4층 (도시되지 않은)이 CVD 처리에 의해 형성된다. 이어서, 폴리실리콘층, SiO2층, 및 Si3N4층은 공지된 사진석판술 및 에칭 기술에 의해 똑같은 특정 평면형을 갖도록 패턴화되고, 그에 의해 도 5a에 도시된 바와 같이, SiO2층(2)상에 위치하는 폴리실리콘 배선(5)과 배선(5)상에 위치하는 2개 층의 유전 캡(4)을 형성한다. 각 유전 캡(4)은 배선(5) 중 대응하는 것 위에 위치하는 SiO2로 구성된 하단부(4a)와, 하단부(4a)상에 위치하는 Si3N4로 구성된 상단부(4b)의 이층 구조를 갖는다.
폴리실리콘층, SiO2층, 및 Si3N4층은 마스크를 사용해 연속적으로 에칭될 수 있다. 다른 방법으로, 최상단 Si3N4층이 마스크를 사용해 에칭되고, 아래에 있는 SiO2및 폴리실리콘층은 패턴화되거나 에칭된 Si3N4층을 마스크로 사용해 연속적으로 에칭될 수 있다. 배선(5)의 상단면이 이중 유전 캡(4)으로 덮혀있으면, 이 목적을 위해 다른 처리가 사용될 수 있다.
배선(5)과 유전 캡(4)의 위치는 소스/드레인 영역(1a)이 2개의 인접한 배선(5) 사이에 삽입되도록 결정된다.
이어서, SiO2층(2)상에는 600 nm 두께의 BPSG층(6)이 배선(5) 및 유전 캡(4)을 덮도록 CVD 처리에 의해 피착된다. 이어서, BPSG층(6)의 표면은 제 1 실시예에서 사용된 것과 같은 처리로 평탄화된다.
이와 같이 피착된 BPSG층(6)은 제 1 실시예에서 사용된 것과 같은 처리에 의해 다시 에칭되고, 그에 의해 도 5b에 도시된 바와 같이, 캡(4)의 상단부가 BPSG층(6)으로부터 노출된다. BPSG층(6)의 표면은 평탄화되었으므로, 층(6)의 두께는 에칭 팩 처리에 의해 균일하게 감소되어, 결과적으로 캡(4)의 상단부(4b)가 노출 또는 돌출된다. 캡(4)의 노출 또는 돌출 정도는 예를 들면, 캡(4)의 노출 부분이 캡(4)의 두께의 반인 대략 200 nm의 두께 또는 높이를 갖는 방식으로 결정된다. 이 단계에서의 상태는 도 5b에 도시된다.
이 단계에 이어서, 나머지 BPSG층(6)상에는 100 nm 두께의 Si3N4층 (도시되지 않은)이 CVD 처리에 의해 피착된다. Si3N4층은 BPSG층(6)으로부터 돌출된 유전 캡(4)의 존재로 인해 돌출부를 가지므로, Si3N4층은 이방성 에칭 처리에 의해 Si3N4층을 다시 에칭함으로서 캡(4)의 반대측에만 선택적으로 남겨진다. 그래서, 도 5c에 도시된 바와 같이, BPSG층(6)상에는 나머지 Si3N4층으로 구성된 측면벽 스페이서(7)가 형성된다.
도 5c의 상태에서, 배선(5)의 상단면은 Si3N4캡(4)으로 덮히고, 배선(5)의 측면은 BPSG층(6)과 측면벽 스페이서(7)로 덮힌다. Si3N4측면벽 스페이서(7)는 캡(4) 중에서 Si3N4상단부(4b)의 양 측면만을 덮는다.
이어서, 도 5d에 도시된 바와 같이, 나머지 BPSG층(6)상에는 배선(5), 노출된 캡(4)의 상단부(4b), 및 측면벽 스페이서(7)를 덮는 층간 유전층으로 CVD 처리 등에 의해 BPSG층(8)이 피착된다. BPSG층(8)의 돌출부를 제거하기 위해, BPSG층(8)의 표면은 CMP 처리에 의해 평탄화된다.
사진 석판술에 의해 패턴화된 포토레지스트막 (도시되지 않은)을 마스크로 사용해, 표면 평활화된 BPSG층(8)과 아래에 있는 SiO2층(2)은 선택적으로 에칭되고, 그에 의해 도 5d에 도시된 바와 같이 접촉홀(9)을 형성한다. 접촉홀(9)은 예를 들면, 직사각형이나 원형의 평면형을 갖는다. 홀(9)의 바닥은 아래에 있는 기판(1)의 소스/드레인 영역(1a)에 이른다.
도 5d에서, 접촉홀(9)은 원하는 또는 정확한 위치에서 좌측의 측면 방향으로 벗어난다. 원하는 또는 정확한 위치에서, 접촉홀(9)은 인접한 두 배선(5)에서 떨어져 있고, 소스/드레인 영역(1a)의 중간에 위치한다.
Si3N4부분(4b)과 Si3N4측면벽 스페이서(7)의 에칭을 방지 또는 억제하기 위해, BPSG층(8) 및 SiO2층(2)에 대한 에칭은 BPSG 및 SiO2의 에칭 비율이 Si3N4보다 충분히 더 높은 조건하에서 실행된다. 예를 들면, BPSG층(8) 및 SiO2층(2)은 CHF3와 CO의 혼합 기체를 사용한 건식 에칭 처리에 의해 에칭된다.
다음에, BPSG층(8)상에는 폴리실리콘층 (도시되지 않은)이 피착되고, 폴리실리콘층의 두께는 전체적인 접촉홀(9)을 채우도록 결정된다. 폴리실리콘층은 아래에 있는 BPSG층(8)의 표면이 노출될 때까지 다시 에칭되고, 그에 의해 접촉홀(9)에만 폴리실리콘층이 선택적으로 남게 된다. 그래서, 도 5e에 도시된 바와 같이, 남아있는 폴리실리콘으로 구성된 접촉 플러그(10)가 접촉홀(9)에 형성된다. 플러그(10)의 바닥은 기판(1)의 소스/드레인 영역(1a)과 접촉된다.
이후에는 도 5e에 도시된 바와 같이, 전도층 (도시되지 않은)이 BPSG층(8)상에 형성되고, 특정한 패턴을 갖도록 패턴화되어, 배선층(11)이 된다. 전도층은 전형적으로 폴리실리콘이나 금속으로 구성된다. 배선층(11)의 바닥은 접촉 플러그(10)의 상단과 접촉된다.
상술된 처리 단계에 의해, 배선층(11)은 폴리실리콘 플러그(10)를 통해 기판(1)의 소스/드레인 영역에 전기적으로 연결된다. 전형적으로, 배선층(11)은 반도체 메모리 장치의 비트선으로 동작한다.
상술된 바와 같이, 본 발명의 제 2 실시예에 따른 반도체 장치의 제작 방법에서는 유전 캡(4)이 하단 SiO2부분(4a)과 상단 Si3N4부분(4b)의 이층 구조를 갖는 것을 제외하면, 실질적으로 도 3a 내지 도 3e의 제 1 실시예에 따른 방법에서와 같은 처리 단계가 실행된다. 그래서, 제 1 실시예에서와 같은 이점이 있음이 명백하다.
유전 캡(4)이 2층 구조를 가지므로, SiO2부분(4a)은 배선(5)과 Si3N4부분(4b) 사이에 삽입된다. 그 결과로, 배선-유도되는 기생 캐패시턴스가 제 1 실시예에서 보다 더 감소될 수 있는 추가 이점이 있다.
상술된 제 1 및 제 2 실시예에서는 접촉홀(9)이 인접한 배선(5) 사이에 위치한다. 그러나, 본 발명은 MOSFET의 게이트 전극과 같이 도체 사이에 위치하는 다른 종류의 접촉홀에도 적용될 수 있다.
본 발명의 양호한 형태가 설명되었지만, 종래 기술에 숙련된 자에게는 본 발명의 의도에서 벗어나지 않고 수정이 명백한 것으로 이해되어야 한다. 그러므로, 본 발명의 범위는 다음의 청구항에 의해서만 결정되어야 한다.
Claims (9)
- 반도체 장치에 있어서,(a) 반도체 기판상에 직접적으로 형성되거나 또는 한 층을 통해 반도체 기판위에 간접적으로 형성되는 제 1 유전층 (dielectric layer);(b) 상기 제 1 유전층상에 형성된 제 1 패턴화 전도층 (conductive layer);(c) 상기 제 1 패턴화 전도층상에 형성된 제 2 패턴화 유전층으로서,상기 제 1 패턴화 전도층과 대략 같은 평면형을 갖는 상기 제 2 패턴화 유전층;(d) 상기 제 1 유전층상에 형성된 제 3 유전층으로서,상기 제 1 패턴화 전도층을 완전히 덮고 상기 제 2 패턴화 유전층을 부분적으로 덮는 층간 유전층으로 동작하며, 상기 제 2 패턴화 유전층의 부분이 상기 제 3 유전층으로부터 노출되는, 상기 제3 유전층;(e) 상기 제 3 유전층상에 형성된 제 4 패턴화 유전층으로서,상기 제 3 유전층으로부터 노출된 상기 제 2 패턴화 유전층의 상기 부분에 대한 측면벽 스페이서 (sidewall spacer)로 동작하는 상기 제 4 패턴화 유전층;(f) 상기 제 3 유전층상에 형성된 제 5 유전층으로서,상기 제 4 패턴화 유전층과 상기 제 3 유전층으로부터 노출된 상기 제 2 패턴화 유전층의 상기 부분을 덮는 층간 유전층으로 동작하는 상기 제 5 유전층;(g) 적어도 상기 제 5 및 제 3 유전층을 통해 침투되도록 형성된 접촉홀 (contact hole);(h) 상기 접촉홀에 채워지는 전도 플러그 (conductive plug);(i) 상기 제 5 유전층상에 형성되며, 상기 전도 플러그와 접촉되는 제 2 전도층;(j) 상기 접촉홀에서 상기 제 3 유전층 자체에 의해 상기 제 1 패턴화 전도층으로부터 전기적으로 절연되는 상기 전도 플러그; 및(k) 상기 전도 플러그를 통해 상기 기판과 상기 제 1 유전층 사이에 위치하는 전도층이나 상기 기판 영역과 전기적으로 연결되는 상기 제 2 전도층을 구비하는 반도체 장치.
- 제 1 항에 있어서,상기 제 2 패턴화 유전층은 질화실리콘 (silicon nitride)으로 구성되는 반도체 장치.
- 제 1 항에 있어서,상기 제 2 패턴화 유전층은 질화실리콘 서브층과 산화실리콘 서브층을 포함하는 이층 구조를 구비하며,상기 산화실리콘 서브층은 상기 질화실리콘 서브층과 상기 제 1 패턴화 전도층 사이에 위치하는 반도체 장치.
- 제 1 항에 있어서,상기 제 4 유전층은 질화실리콘으로 구성되는 반도체 장치.
- 반도체 장치의 제조 방법에 있어서,(a) 반도체 기판상에 직접적으로 형성되거나 또는 한 층을 통해 반도체 기판위에 걸쳐 간접적으로 형성되는 제 1 유전층, 상기 제 1 유전층상에 형성된 제 1 패턴화 전도층, 상기 제 1 패턴화 전도층상에 형성된 제 2 패턴화 유전층을 포함하는 구조를 형성하는 단계로서, 상기 제1 유전체층은 상기 제 1 패턴화 전도층과 대략 같은 평면형을 갖는 단계;(b) 상기 제 1 유전층상에 제 3 유전층을 형성하는 단계로서,상기 제 3 유전층은 상기 제 1 패턴화 전도층을 완전히 덮고 상기 제 2 패턴화 유전층을 부분적으로 덮는 층간 유전층으로 동작하고;상기 제 2 패턴화 유전층의 부분은 상기 제 3 유전층으로부터 노출되는, 상기 제3 유전층 형성단계;(c) 상기 제 3 유전층상에 제 4 유전층을 형성하는 단계로서,상기 제 4 유전층은 상기 제 3 유전층으로부터 노출된 상기 제 2 패턴화 유전층의 상기 부분을 덮는, 상기 제4 유전체층 형성단계;(d) 상기 제 4 유전층을 패턴화하여 상기 제 3 유전층으로부터 노출된 상기 제 2 패턴화 유전층의 상기 부분에 대한 측면벽 스페이서를 형성하는, 상기 제4 유전층 패턴화 단계;(e) 상기 제 3 유전층상에 제 5 유전층을 형성하는 단계로서,상기 제 5 유전층은 상기 제 4 패턴화 유전층 및 상기 제 3 유전층으로부터 노출된 상기 제 2 유전층의 상기 부분을 덮는 층간 유전층으로 동작하는, 상기 제5 유전층 형성 단계;(f) 적어도 상기 제 5 및 제 3 유전층을 통해 침투되도록 접촉홀을 형성하는 단계;(g) 상기 접촉홀을 채우도록 전도 플러그를 형성하는 단계로서,상기 플러그는 상기 기판과 상기 제 1 유전층 사이에 위치하는 전도층 또는 상기 기판의 영역과 접촉되고;상기 플러그는 상기 접촉홀에서 상기 제 3 유전층 자체에 의해 상기 제 1 패턴화 전도층으로부터 전기적으로 절연되는, 상기 전도 플러그 형성 단계; 및(h) 상기 제 5 유전층상에 제 2 전도층을 형성하는 단계로서,상기 제 2 전도층은 상기 전도 플러그와 접촉되고;상기 제 2 전도층은 상기 전도 플러그를 통해 상기 제 1 유전층과 상기 기판 사이에 위치하는 상기 전도층 또는 상기 기판의 영역과 전기적으로 연결되는, 상기 제2 전도층 형성 단계를 구비하는 반도체 장치의 제조방법.
- 제 5 항에 있어서,상기 제 2 패턴화 유전층은 질화실리콘으로 구성되는 반도체 장치의 제조 방법.
- 제 5 항에 있어서,상기 제 2 패턴화 유전층은 질화실리콘 서브층과 산화실리콘 서브층을 포함하는 이층 구조를 구비하며,상기 산화실리콘 서브층은 상기 질화실리콘 서브층과 상기 제 1 패턴화 전도층 사이에 위치하는 반도체 장치의 제조방법.
- 제 5 항에 있어서,상기 제 4 유전층은 질화실리콘으로 구성되는 반도체 장치의 제조방법.
- 제 5 항에 있어서,상기 제 3 유전층을 형성하는 상기 단계(b)는:(b-1) 상기 제 1 패턴화 전도층과 상기 제 3 유전층 모두를 완전히 덮도록 상기 제 1 유전층상에 베이스 (base) 유전층을 형성하는 제 1 서브단계;(b-2) 상기 베이스 유전층의 표면을 평탄화하는 제 2 서브단계; 및(b-3) 적어도 상기 제 2 패턴화 유전층의 일부를 노출시키도록 평탄화된 상기 베이스 유전층의 표면을 다시 에칭하는 제 3 서브단계를 구비하는 반도체 장치의 제조방법.
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