KR20160001114A - 반도체 장치 제조 방법 - Google Patents
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Abstract
본 기술은 기판과 게이트절연층 사이의 계면결함을 제거하기 위한 반도체장치 제조 방법을 제공하며, 본 기술에 따른 반도체장치 제조 방법은 기판을 준비하는 단계;상기 기판의 표면에 대해 제1수소어닐링을 포함하는 전처리를 실시하는 단계;상기 기판 상에 게이트절연층을 형성하는 단계;상기 게이트절연층이 포함된 기판에 대해 제2수소어닐링을 포함하는 후처리를 실시하는 단계; 및 상기 게이트절연층 상에 게이트전극을 형성하는 단계를 포함할 수 있다. 또한, 본 발명의 실시예에 따른 반도체장치 제조 방법은 기판을 준비하는 단계; 상기 기판의 표면에 대해 제1수소어닐링을 포함하는 전처리를 실시하는 단계;상기 기판 상에 제1게이트절연층을 형성하는 단계; 상기 게이트절연층이 포함된 기판에 대해 제2수소어닐링을 포함하는 중간처리를 실시하는 단계; 상기 제1게이트절연층 상에 제2게이트절연층을 형성하는 단계; 상기 제1게이트절연층이 포함된 기판에 대해 제3수소어닐링을 포함하는 후처리를 실시하는 단계; 및 상기 제2게이트절연층 상에 게이트전극을 형성하는 단계를 포함할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 상세하게는 트랜지스터를 구비한 반도체 장치 제조 방법에 관한 것이다.
최근에 반도체장치의 고집적화에 대응하여 트랜지스터 형성시 게이트절연층의 두께를 감소시키고 있다. 이에 따라, 기판과 게이트절연층 사이의 계면에 결함이 발생되고 있다. 계면 결함이 발생함에 따라, 표면의 거칠기가 증가하여 계면에 보이드가 발생하게 된다. 이러한 보이드는 트랜지스터의 특성 및 신뢰성을 열화시키는 결과를 초래하게 된다.
본 발명의 실시예는 기판과 게이트절연층 사이의 계면 결함을 제거할 수 있는 반도체 장치 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판을 준비하는 단계;상기 기판의 표면에 대해 제1수소어닐링을 포함하는 전처리를 실시하는 단계;상기 기판 상에 게이트절연층을 형성하는 단계;상기 게이트절연층이 포함된 기판에 대해 제2수소어닐링을 포함하는 후처리를 실시하는 단계; 및 상기 게이트절연층 상에 게이트전극을 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체장치 제조 방법은 기판을 준비하는 단계; 상기 기판의 표면에 대해 제1수소어닐링을 포함하는 전처리를 실시하는 단계;상기 기판 상에 제1게이트절연층을 형성하는 단계; 상기 게이트절연층이 포함된 기판에 대해 제2수소어닐링을 포함하는 중간처리를 실시하는 단계; 상기 제1게이트절연층 상에 제2게이트절연층을 형성하는 단계; 상기 제1게이트절연층이 포함된 기판에 대해 제3수소어닐링을 포함하는 후처리를 실시하는 단계; 및 상기 제2게이트절연층 상에 게이트전극을 형성하는 단계를 포함할 수 있다.
본 기술은 게이트절연층을 형성하기 이전에, 이후 또는 형성하는 도중에, 인시튜(In-situ)로 산화와 수소어닐링을 포함하는 처리를 실시함으로써, 기판과 게이트절연층 사이의 계면결함을 제거할 수 있다.
도 1은 제1실시예에 따른 게이트절연층의 형성 방법을 도시한 흐름도이다.
도 2는 제2실시예에 따른 게이트절연층의 형성 방법을 도시한 흐름도이다.
도 3은 제3실시예에 따른 게이트절연층의 형성 방법을 도시한 흐름도이다.
도 4는 제4실시예에 따른 게이트절연층의 형성 방법을 도시한 흐름도이다.
도 5a 내지 도 5g는 제3실시예가 적용된 반도체 장치를 제조하는 방법의 일례를 설명하기 위한 도면이다.
도 6은 본 실시예들이 적용된 플라나게이트구조물(Planar Gate Structure)을 도시한 단면도이다.
도 7은 본 실시예들이 적용된 핀게이트구조물(Fin Gate Structure)을 도시한 단면도이다.
도 2는 제2실시예에 따른 게이트절연층의 형성 방법을 도시한 흐름도이다.
도 3은 제3실시예에 따른 게이트절연층의 형성 방법을 도시한 흐름도이다.
도 4는 제4실시예에 따른 게이트절연층의 형성 방법을 도시한 흐름도이다.
도 5a 내지 도 5g는 제3실시예가 적용된 반도체 장치를 제조하는 방법의 일례를 설명하기 위한 도면이다.
도 6은 본 실시예들이 적용된 플라나게이트구조물(Planar Gate Structure)을 도시한 단면도이다.
도 7은 본 실시예들이 적용된 핀게이트구조물(Fin Gate Structure)을 도시한 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 제1실시예에 따른 게이트절연층의 형성 방법을 도시한 흐름도이다. 도 2는 제2실시예에 따른 게이트절연층의 형성 방법을 도시한 흐름도이다. 도 3은 제3실시예에 따른 게이트절연층의 형성 방법을 도시한 흐름도이다. 도 4는 제4실시예에 따른 게이트절연층의 형성 방법을 도시한 흐름도이다.
도 1을 참조하면, 제1실시예는 기판 준비 단계(S1), 전처리 단계(S2) 및 게이트절연층 형성 단계(S3)를 포함할 수 있다.
도 2를 참조하면, 제2실시예는 기판 준비 단계(S1), 게이트절연층 형성 단계(S3) 및 후처리 단계(S5)를 포함할 수 있다.
도 3을 참조하면, 제3실시예는 기판 준비 단계(S1), 전처리 단계(S2) 및 게이트절연층 형성 단계(S3) 및 후처리 단계(S5)를 포함할 수 있다.
도 4를 참조하면, 제4실시예는 기판 준비 단계(S1), 전처리 단계(S2) 및 제1게이트절연층 형성 단계(S3A), 중간처리 단계(S4), 제2게이트절연층 형성 단계(S3B) 및 후처리 단계(S5)를 포함한다. 여기서, 중간처리 단계(S4)는 후속으로 설명되는 후처리 단계(S5)와 동일한 순서이기 때문에 설명의 편의상 중간처리 단계(S4)로 기재하기로 한다.
도 1 내지 도 4에 따르면, 제1실시예는 게이트절연층 형성 단계(S3) 이전에 전처리 단계(S2)를 진행한다. 제2실시예는 게이트절연층 형성 단계(S3) 이후에 후처리 단계(S5)를 진행한다. 제3실시예는 전처리 단계(S2)와 후처리 단계(S5) 중간에 게이트절연층 형성 단계(S3)를 진행한다. 제4실시예는 전처리 단계(S2)와 중간처리 단계(S4) 중간에 제1게이트절연층 형성 단계(S3A)를 진행하고, 중간처리 단계(S4)와 후처리단계(S5) 중간에 제2게이트절연층 형성 단계(S3B)를 진행한다.
전처리 단계(S2), 중간처리 단계(S4) 및 후처리 단계(S5)는 게이트절연층 형성 단계(S3)와 인시튜(In-situ, S200)로 진행할 수 있다. 예컨대, 기판을 게이트절연층이 형성될 챔버 내에 로딩시킨다. 이후 게이트절연층 형성 단계(S3) 이전에 전처리단계(S2)를 인시튜(S200)로 진행한다. 또한, 게이트절연층 형성 단계(S3) 이후에 후처리 단계(S5)를 인시튜(S200)로 진행한다. 또한, 게이트절연층 형성 단계(S3) 이전에 전처리단계(S2)를 인시튜(S200)로 진행하고 게이트절연층 형성 단계(S3) 이후에 후처리단계(S5)를 인시튜(S200)로 진행한다. 또한, 중간처리 단계(S4)는 게이트절연층 형성 단계 동안에 인시튜(S200)로 진행한다.
상술한 바와 같은, 전처리 단계(S2), 중간처리 단계(S4) 및 후처리 단계(S5)는 기판과 게이트절연층 사이의 계면결함을 제거하기 위해 진행된다.
이하, 전처리 단계(S2), 중간처리 단계(S4) 및 후처리 단계(S5)에 대해 상세히 설명하기로 한다. 한편, 중간처리 단계(S4)는 후처리 단계(S5)와 동일한 순서이기 때문에 중간처리 단계(S4)에 대한 설명은 생략하기로 한다.
전처리 단계(S2)는 산화처리 단계(S201) 및 수소어닐링 단계(S202)을 포함할 수 있다. 산화처리 단계(S201) 및 수소어닐링 단계(S202)는 1회 또는 수회 반복하여 진행할 수 있다. 예컨대, 전처리 단계(S2)는 산화처리 단계(S201) 진행 후에 수소어닐링 단계(S202)를 진행할 수 있다.
산화처리 단계(S201)는 기판 표면에 희생산화층을 형성하기 위한 공정이다. 즉, 기판 표면의 결함을 제거하여 표면거칠기를 감소시키기 위해 기판 표면에 희생산화층을 형성한다. 산화처리 단계(S201)는 플라즈마산화처리(Plasma Oxidation) 또는 열산화처리(Thermal Oxidation)을 포함할 수 있다. 산화처리 단계(S201)는 O2, O3 및 H2O 등의 산화가스 중 어느 하나 이상의 반응가스를 이용하여 실시할 수 있다.
수소어닐링 단계(S202)는 희생산화층을 제거하는 공정이다. 즉, 기판 상부에 형성된 희생산화층에 대해 수소어닐링을 실시하므로써, 환원반응에 의해 희생산화층이 제거된다. 수소어닐링 단계(S202)는 후열처리(Post-ANL)라고 지칭될 수 있다. 수소어닐링 단계(S6)는 급속열처리(RTP) 또는 플라즈마처리(Plasma Treatment)를 포함할 수 있다. 수소어닐링 단계(S202)는 반응제를 이용하여 희생산화층을 제거할 수 있다. 여기서, 반응제는 환원제 또는 환원가스를 포함할 수 있다. 반응제는 수소함유물질(H2 또는 중수소(Deuterium, D2))을 포함할 수 있다. 수소함유물질을 이용하여 수소어닐링 단계(S202)를 실시하면, 환원반응에 의해 희생산화층에 함유되어 있는 산소가 제거되어 희생산화층이 제거될 수 있다. 이때, 실리콘(Si) 원자들이 보다 안정된 에너지 상태를 가질 수 있도록 실리콘(Si) 원자들이 이동(migration)하게 된다. 이에 따라, 실리콘 원자들의 결정성이 향상되어 안정적인 결합이 이루어져, 기판의 표면이 양호한 형태를 갖게 된다.
위와 같이, 산화처리 단계(S201) 및 수소어닐링 단계(S202)를 1회 또는 수회 반복하여 진행한 이후에 게이트절연층 형성 단계(S3)를 실시하면, 기판과 게이트절연층의 계면 결함을 제거할 수 있어, 트랜지스터의 특성을 향상시킬 수 있다. 예컨대, 트렌치 등을 형성하기 위한 식각 공정이 수행된 기판 표면에 대해 산화처리 단계(S201) 및 수소어닐링 단계(S202)를 진행하므로써 식각손상(Etch damage)이 제거된다.
후처리 단계(S5)는 수소어닐링 단계(S501) 및 산화처리 단계(S502) 포함하며, 1회 또는 수회 반복하여 진행할 수 있다. 예컨대, 후처리 단계(S5)는 수소어닐링 단계(S501) 진행 후에 산화처리 단계(S502)를 진행할 수 있다.
수소어닐링 단계(S501)는 댕글링본드(Dangling Bond)를 감소시키는 공정이다. 즉, 기판과 기판 상부에 형성된 게이트절연층에 대해 수소어닐링을 실시함으로써, 기판과 게이트절연층 사이의 계면에 존재하는 실리콘(Si) 댕글링본드(Dangling Bond)가 감소된다.다. 수소어닐링 단계(S501)는 전열처리(Pre-ANL)라고 지칭될 수 있다. 수소어닐링 단계(S501)는 급속열처리(RTP) 또는 플라즈마처리(Plasma Treatment)를 포함할 수 있다. 수소어닐링 단계(S501)는 반응제를 이용하여 댕글링본드를 감소시킬 수 있다. 여기서, 반응제는 수소함유물질(H2 또는 중수소(Deuterium, D2))을 포함할 수 있다. 수소함유물질을 이용하여 수소어닐링 단계(S501)을 실시하면, 기판과 게이트절연층의 계면에 존재하는 실리콘 댕글링본드가 수소로 페시베이션 된다. 이에 따라, 기판과 게이트절연층 사이의 계면에 존재하는 실리콘 댕글링본드가 감소하게 된다.
그러나, 수소어닐링 단계(S501)를 과도하게 실시하게 되는 경우, 게이트절연층 내의 산소가 빠져나갈 수 있다. 이로 인해, 게이트절연층 내부에는 산소가 빠져나간 자리에 산소 공공(Oxygen Vacancy)결함이 발생할 수 있다. 이를 해결하기 위해 산화처리를 실시한다.
산화처리 단계(S502)는 산소 공공(Vacancy) 결함을 제거하는 공정이다. 즉, 게이트절연층에 대해 산화처리를 실시함으로써, 게이트절연층의 산소 공공 결함이 제거된다. 산화처리 단계(S502)는 플라즈마산화처리(Plasma Oxidation) 또는 열산화처리(Thermal Oxidation)을 포함할 수 있다. 산화처리 단계(S502)는 O2, O3 및 H2O 등의 산화가스 중 어느 하나 이상의 반응가스를 이용하여 실시할 수 있다. 산화가스를 이용하여 산화처리 단계(S502)를 실시하면, 산화가스가 게이트절연층의 공공(Vacancy)으로 주입되어 산소 공공(Vacancy) 결함을 제거할 수 있다.
위와 같이, 게이트절연층 형성 단계(S3)을 실시한 후에 수소어닐링 단계(S501) 및 산화처리 단계(S502)를 1회 또는 수회 반복하여 진행하면, 식각공정에 의해 발생되었던 기판과 게이트절연층의 계면결함을 제거할 수 있어, 트랜지스터의 특성을 향상시킬 수 있다. 예컨대, 기판과 게이트절연층의 계면 결함을 제거할 수 있어, 트랜지스터의 특성을 향상시킬 수 있다. 예컨대, 트렌치 등을 형성하기 위한 식각 공정이 수행된 기판 표면과 기판 상에 형성된 게이트절연층에 대해 수소어닐링 단계(S501) 및 산화처리 단계(S502)를 진행하므로써 식각손상(Etch damage)이 제거된다. 게이트절연층은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산질화물(Silicon oxynitride) 또는 고유전물질(High-k material) 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전물질은 실리콘산화물과 실리콘질화물의 유전상수에 비하여 높은 유전상수(high-k)를 갖는 물질일 수 있다. 고유전물질은 SiO2, HfO2, HfSiO 및 HFSiON 중에서 선택된 적어도 하나를 포함할 수 있다.
이하, 트랜지스터의 제조 방법이 설명된다. 도 5a 내지 도 5g는 본 발명의 제3실시예에 따른 반도체 장치 제조 방법의 일례를 설명하기 위한 도면이다.
도 5a에 도시된 바와 같이, 기판(51) 내에 트렌치(53A)가 형성된다. 기판(51)은 실리콘 기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 트렌치(53A)는 기판(51) 상에 마스크패턴(52)을 형성하고, 마스크패턴(52)을 식각 마스크로 이용한 식각공정에 의해 형성될 수 있다. 이때, 식각공정에 의해 형성된 트렌치 표면(53B)의 표면거칠기는 매우 열악하다. 트렌치 표면(53B)의 표면거칠기가 열악한 상태에서, 트렌치(53A) 내에 후속공정을 통해 게이트절연층을 형성하는 경우, 트렌치(53A)와 게이트절연층 사이에 계면결함이 발생하게 되어 트랜지스터의 특성이 열화되는 문제점이 발생하게 된다. 이하, 트렌치(53A)와 게이트절연층 사이의 계면결함을 제거하기 위한 방법에 대해 자세히 설명하기로 한다.
도 5b 및 도 5c에 도시된 바와 같이, 전처리를 실시한다. 전처리는 제1산화처리 및 제1수소어닐링을 순차적으로 진행하여 트렌치(53A)와 후속공정으로 형성되는 게이트절연층 사이의 계면 결함을 제거할 수 있다.
먼저, 도 5b 도시된 바와 같이, 트렌치(53A) 표면에 제1산화처리(54)를 진행한다. 제1산화처리(54)에 의해, 트렌치(53A) 표면이 산화되어 희생산화층(55)이 형성된다. 희생산화층(55)은 후속 제1수소어닐링 시 트렌치 표면(53B)의 결함을 제거하기 위해 형성될 수 있다. 희생산화층(55)은 플라즈마산화처리(Plasma Oxidation) 또는 열산화처리(Thermal Oxidation)을 포함할 수 있다. 제1산화처리는 O2, O3 및 H2O 등의 산화가스 중 어느 하나 이상의 반응가스를 이용하여 실시할 수 있다.
도 5c에 도시된 바와 같이, 제1수소어닐링(56)을 실시한다. 제1수소어닐링(56)에 의해 희생산화층(55)은 제거된다. 즉, 희생산화층(55)에 대해 제1수소어닐링(56)을 실시함으로써, 환원반응에 의해 희생산화층(55)이 제거된다. 제1수소어닐링(56)은 인-시튜(In-situ)로 진행할 수 있다. 제1수소어닐링(56)은 후열처리(Post-ANL)라고 지칭될 수 있다. 제1수소어닐링(56)은 급속열처리(RTP) 또는 플라즈마처리를 포함할 수 있다. 제1수소어닐링(56)은 반응제를 이용하여 희생산화층(55)을 제거할 수 있다. 여기서, 반응제는 환원제 또는 환원가스를 포함할 수 있다. 반응제는 수소함유물질(H2 또는 중수소(Deuterium, D2))을 포함할 수 있다. 수소함유물질을 이용하여 제1수소어닐링(56)을 실시하면, 환원반응에 의해 희생산화층(55)에 함유되어 있는 산소가 제거되어 희생산화층(55)이 제거될 수 있다. 이때, 트렌치 표면(53B)에 분포되어 있는 실리콘(Si) 원자들이 보다 안정된 에너지 상태를 가질 수 있도록 실리콘(Si) 원자들이 이동(migration)하게 된다. 이에 따라, 실리콘 원자들의 결정성이 향상되어 안정적인 결합이 이루어져 트렌치의 표면(53C)은 양호한 형태를 갖게 된다.
이와 같이, 제1산화처리(54) 및 제1수소어닐링(56)을 1회 또는 수회 반복하여 진행하면 트렌치의 표면결함을 제거할 수 있어 트렌치 표면(53C)의 표면거칠기가 감소된다. 예컨대, 기판(51)에 트렌치(53)를 형성하기 위한 식각공정에 의해 손상된 트렌치 표면에 대해 제1산화처리(54) 및 제1수소어닐링(56)을 진행함으로써 식각손상(Etch damage)이 제거된다.
도 5d에 도시된 바와 같이, 트렌치(53)를 포함하는 구조물 전면에 게이트절연층(57A)이 형성된다. 게이트절연층(57A)은 열산화 공정(Thermal Oxidation) 또는 플라즈마산화 공정(Plasma Oxidation)에 의해 형성될 수 있다. 게이트절연층(57A)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산질화물(Silicon oxynitride) 또는 고유전물질(High-k material) 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전물질은 실리콘산화물과 실리콘질화물의 유전상수에 비하여 높은 유전상수(high-k)를 갖는 물질일 수 있다. 고유전물질은 SiO2, HfO2, HfSiO 및 HFSiON 중에서 선택된 적어도 하나를 포함할 수 있다.
도 5e 및 도 5f에 도시된 바와 같이, 후처리를 실시한다. 후처리는 제2수소어닐링 및 제2산화처리를 순차적으로 진행하여 트렌치(53)와 게이트절연층(57A) 사이의 계면안정성을 강화시킨다.
먼저, 도 5 e에 도시된 바와 같이, 게이트절연층(57A) 상에 제2수소어닐링(58)을 실시한다. 제2수소어닐링(58)은 댕글링본드(Dangling Bond)를 감소시키는 공정이다. 즉, 트렌치(53)와 트렌치(53) 내에 형성된 게이트절연층(57A)에 대해 수소어닐링을 실시함으로써, 트렌치(53)와 게이트절연층(57A) 사이의 계면에 존재하는 실리콘(Si) 댕글링본드(Dangling Bond)를 감소시킨다. 제2수소어닐링(58)은 전열처리(Pre-ANL)라고 지칭될 수 있다. 제2수소어닐링(58)은 급속열처리(RTP) 또는 플라즈마처리(Plasma Treatment)를 포함할 수 있다. 제2수소어닐링(58)은 반응제를 이용하여 댕글링본드를 감소시킬 수 있다. 여기서, 반응제는 수소함유물질(H2 또는 중수소(Deuterium, D2))을 포함할 수 있다. 수소함유물질을 이용하여 제2수소어닐링(58)을 실시하면, 트렌치(53)와 게이트절연층(57A) 사이의 계면에 존재하는 실리콘 댕글링본드가 수소로 페시베이션 된다. 이에 따라, 트렌치(53)와 게이트절연층(57A) 사이의 계면에 존재하는 실리콘 댕글링본드가 감소하게 된다. 이에 따라, 트렌치(53)와 게이트절연층(57A) 사이의 계면안정성을 강화시킬 수 있다.
그러나, 제2수소어닐링(58)을 과도하게 실시하면, 게이트절연층(57A) 내의 산소가 빠져나갈 수 있다. 이로 인해, 게이트절연층(57A) 내부에는 산소가 빠져나간 자리에 산소 공공(Oxygen Vacancy)결함이 발생할 수 있다. 이를 해결하기 위해 제2산화처리(59)를 실시한다.
도 5f에 도시된 바와 같이, 게이트절연층(57A)을 포함한 구조물 전면에 제2산화처리(59)를 실시한다. 제2산화처리(59)는 게이트절연층(57A)의 산소 공공(Vacancy)결함을 제거하는 공정이다. 즉, 게이트절연층에 대해 제2산화처리를 실시함으로써, 게이트절연층(57A)의 산소 공공 결함이 제거된다. 산화처리는 플라즈마산화처리(Plasma Oxidation) 또는 열산화처리(Thermal Oxidation)을 포함할 수 있다. 산화처리는 O2, O3 및 H2O 등의 산화가스 중 어느 하나 이상의 반응가스를 이용하여 실시할 수 있다. 제2산화처리를 실시하면, 산화가스가 게이트절연층(57A)의 공공(Vacancy)으로 주입되어 산소 공공(Vacancy)결함을 제거할 수 있다.
도 5g에 도시된 바와 같이, 트렌치(53)를 매립하도록 게이트절연층 상에 게이트도전막을 형성한다. 게이트도전막은 금속함유층을 포함할 수 있다. 금속함유층은 티타늄, 탄탈륨, 텅스텐 등의 금속을 주성분으로 하는 물질을 포함할 수 있다. 금속함유층은 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐질화물(WN), 텅스텐(W) 또는 이들이 조합을 포함할 수 있다.
다음으로, 마스크패턴(52)이 노출될 때까지 게이트도전막에 대한 평탄화공정을 실시한다. 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다. 한편, 평탄화공정 시 마스크패턴(52) 상부면에 형성된 게이트절연층(57A)이 제거될 수 있다.
다음으로, 트렌치(53) 내부에 게이트도전막이 잔류하도록 리세싱 공정을 진행한다. 리세싱 공정은 에치백 공정을 포함한다. 리세싱 공정에 의해, 게이트전극(60)이 형성된다.
위와 같이, 트렌치(53) 내에 매립게이트(Buried Gate, BG)가 형성된다. 매립게이트(BG)는 게이트절연층(57) 및 게이트전극(60)을 포함한다.
매립게이트(BG) 상에 캡핑층(61)이 형성된다. 캡핑층(61)은 실리콘질화물을 포함한다. 매립게이트(BG) 상에 트렌치(53)를 갭필하도록 실리콘질화물을 형성한다. 이후, 트렌치(53) 내에 실리콘질화물이 잔류하도록 기판 표면이 노출될 때까지 평탄화 공정을 실시한다. 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
매립게이트(BG)의 양측으로 노출된 기판(51)에 이온주입공정을 실시한다. 이온주입공정에 의해, 기판(51) 내에 제1불순물영역(62)과 제2불순물영역(63)이 형성된다. 제1불순물영역(61)과 제2불순물영역(62)은 도전형 불순물(conductive impurity)이 도핑된 영역이다. 예컨대, 도전형 불순물은 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 포함할 수 있다. 제1불순물영역(61)과 제2불순물영역(62)은 동일 도전형의 불순물로 도핑된다. 제1불순물영역(61)과 제2불순물영역(62)은 각각 소스영역과 드레인영역에 대응된다.
이와 같이, 게이트절연층(57)을 형성하기 이전에 전처리를 실시함으로써, 트렌치 표면의 식각손상(Etch Damage)을 제거할 수 있다. 그리고 게이트절연층(57)을 형성하고 후처리를 실시함으로써, 트렌치(53)와 게이트절연층(57) 사이의 계면 안정성을 강화시킬 수 있다. 따라서, 트렌치(53)와 게이트절연층(57) 사이의 계면 결함을 제거할 수 있어, 트랜지스터의 특성을 향상시킬 수 있다.
도 6은 본 발명에 따른 플라나게이트구조물(Planar Gate Structure)을 도시한 단면도이다.
도 6에 도시된 바와 같이, 기판(601)이 준비된다. 기판(601)은 반도체 기판을 포함한다. 기판(601)은 실리콘 기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다.
기판(601) 상에 게이트절연층(602)이 형성된다. 게이트절연층(602)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산질화물(Silicon oxynitride) 또는 고유전물질(High-k material) 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전물질은 실리콘산화물과 실리콘질화물의 유전상수에 비하여 높은 유전상수를 갖는 물질일 수 있다. 고유전물질은 SiO2, HfO2, HfSiO 및 HFSiON 중에서 선택된 적어도 하나를 포함할 수 있다.
게이트절연층(602) 상에 게이트전극(603)이 형성된다. 게이트전극(603)은 금속함유층을 포함할 수 있다. 금속함유층은 티타늄, 탄탈륨, 텅스텐 등의 금속을 주성분으로 하는 물질을 포함할 수 있다. 금속함유층은 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐질화물(WN), 텅스텐(W) 또는 이들이 조합을 포함할 수 있다.
이와 같이, 기판(601) 상에 게이트절연층(602) 및 게이트전극(603)이 순차적으로 적층된 적층구조물인 플라나게이트(Planar Gate, PG)가 형성될 수 있다.
기판(601) 내에 제1불순물영역(604)과 제2불순물영역(605)이 형성된다. 제1불순물영역(604)과 제2불순물영역(605)은 플라나게이트(PG)의 양측벽을 따라 기판(601)내에 위치한다. 제1불순물영역(604)과 제2불순물영역(605)은 도전형 불순물(conductive impurity)이 도핑된 영역이다. 예컨대, 도전형 불순물은 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 포함할 수 있다. 제1불순물영역(604)과 제2불순물영역(605)은 각각 소스영역과 드레인영역에 대응한다.
도 7은 본 발명에 따른 핀게이트구조물(Fin Gate Structure)을 도시한 단면도이다.
도 7에 도시된 바와 같이, 기판(701)을 선택적으로 식각하여 핀 활성영역(F)이 형성되고, 핀 활성영역(F)의 하부 양측벽에 소자분리층(702)이 형성된다. 핀 활성영역(F)을 포함하는 기판(701) 전면에 게이트절연층(703)이 형성된다. 게이트절연층(703) 상에 게이트전극(704)이 형성된다.
이와 같이, 핀 활성영역(F) 상에 형성된, 게이트절연층(703) 및 게이트전극(704)을 포함하는 핀게이트(Fin Gate, FG)가 형성될 수 있다.
도 6 및 도 7에 게이트를 포함한 반도체 장치는 다양한 실시예들에 의해 형성될 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
51:기판 52:마스크패턴
53:트렌치 53C:트렌치 표면
54:제1산화처리 55:희생산화막
56:제1수소어닐링 57:게이트절연막
58:제2수소어닐링 59:제2산화처리
60:게이트전극 61:캡핑막
62:제1불순물영역 63:제2불순물영역
53:트렌치 53C:트렌치 표면
54:제1산화처리 55:희생산화막
56:제1수소어닐링 57:게이트절연막
58:제2수소어닐링 59:제2산화처리
60:게이트전극 61:캡핑막
62:제1불순물영역 63:제2불순물영역
Claims (13)
- 기판을 준비하는 단계;
상기 기판의 표면에 대해 제1수소어닐링을 포함하는 전처리를 실시하는 단계;
상기 기판 상에 게이트절연층을 형성하는 단계;
상기 게이트절연층이 포함된 기판에 대해 제2수소어닐링을 포함하는 후처리를 실시하는 단계; 및
상기 게이트절연층 상에 게이트전극을 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 전처리를 실시하는 단계는,
상기 제1수소어닐링을 실시하기 이전에 제1산화처리를 진행하는 단계를 더 포함하는 반도체장치 제조 방법
- 제1항에 있어서,
상기 후처리를 실시하는 단계는,
상기 제2수소어닐링을 실시하는 단계 이후에 제2산화처리를 진행하는 단계를 더 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 전처리 단계, 상기 게이트절연층 형성 단계 및 상기 후처리 단계는 인시튜(In-Situ)로 진행하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 제1수소어닐링 및 제2수소어닐링은 H2 또는 중수소(Deuterium, D2)중에서 선택된 적어도 하나를 포함하는 분위기에서 진행하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 기판을 준비하는 단계는,
상기 기판을 일정 깊이 식각하여 트렌치를 형성하는 단계를 포함하는 반도체장치 제조 방법.
- 기판을 준비하는 단계;
상기 기판의 표면에 대해 제1수소어닐링을 포함하는 전처리를 실시하는 단계;
상기 기판 상에 제1게이트절연층을 형성하는 단계;
상기 제1게이트절연층이 형성된 기판에 대해 제2수소어닐링을 포함하는 중간처리를 실시하는 단계;
상기 제1게이트절연층 상에 제2게이트절연층을 형성하는 단계;
상기 제2게이트절연층이 형성된 기판에 대해 제3수소어닐링을 포함하는 후처리를 실시하는 단계; 및
상기 제2게이트절연층 상에 게이트전극을 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- 제7항에 있어서,
상기 전처리를 실시하는 단계는,
상기 제1수소어닐링을 실시하기 이전에 제1산화처리를 진행하는 단계를 더 포함하는 반도체장치 제조 방법.
- 제7항에 있어서,
상기 중간처리를 실시하는 단계는,
상기 제2수소어닐링을 실시하는 단계 이후에 제2산화처리를 진행하는 단계를 더 포함하는 반도체장치 제조 방법.
- 제7항에 있어서,
상기 후처리를 실시하는 단계는,
상기 제3수소어닐링을 실시하는 단계 이후에 제3산화처리를 진행하는 단계를 더 포함하는 반도체장치 제조 방법.
- 제7항에 있어서,
상기 전처리 단계, 상기 제1게이트절연층 형성 단계, 상기 중간처리 단계, 상기 제2게이트절연층 형성 단계 및 상기 후처리 단계는 인시튜(In-Situ)로 진행하는 반도체장치 제조 방법.
- 제7항에 있어서,
상기 제1수소어닐링 내지 제3수소어닐링은 H2 또는 중수소(Deuterium, D2) 중에서 선택된 적어도 하나를 포함하는 분위기에서 진행하는 반도체장치 제조 방법.
- 제7항에 있어서,
상기 기판을 준비하는 단계는,
상기 기판을 일정 깊이 식각하여 트렌치를 형성하는 단계를 포함하는 반도체 장치 제조 방법.
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|---|---|---|---|
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| KR1020140078936A KR20160001114A (ko) | 2014-06-26 | 2014-06-26 | 반도체 장치 제조 방법 |
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