KR20200029261A - 메모리 소자의 제조 방법 - Google Patents

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Abstract

메모리 소자의 제조 방법이 제공된다. 상기 메모리 소자의 제조 방법은 기판 상에 트랜지스터를 형성하는 단계, 상기 트랜지스터를 덮는 제1 평균 수소 농도를 가지는 하부 층간 절연층을 형성하는 단계, 상기 하부 층간 절연층 상에 상기 제1 평균 수소 농도보다 높은 제2 평균 수소 농도를 가지는 수소 공급층을 형성하는 단계, 상기 수소 공급층 상에 수소 차단층을 형성하는 단계, 상기 트랜지스터, 상기 하부 층간 절연층 및 상기 수소 공급층을 어닐링하는 단계, 상기 수소 차단층 상에 메모리 셀을 형성하는 단계, 및 상기 메모리 셀을 둘러싸고, 상기 제2 평균 수소 농도보다 낮은 제3 평균 수소 농도를 가지는 상부 층간 절연층을 형성하는 단계를 포함할 수 있다.

Description

메모리 소자의 제조 방법{Methods for manufacturing memory devices}
본 발명의 기술적 사상은 메모리 소자의 제조 방법에 관한 것이다. 보다 구체적으로는 COP(cell on peripheral) 구조의 메모리 소자의 제조 방법에 관한 것이다.
메모리 소자의 소형화 및 고집적화가 요구됨에 따라, 주변 회로(peripheral circuit)를 메모리 셀 아래에 형성하는 COP 구조의 메모리 소자가 개발되었다. COP 구조는 메모리 소자에 필요한 면적을 감소시킬 수 있어 메모리 소자의 소형화 및 고집적화에 적합할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 메모리 셀의 손상을 방지하면서 주변 회로의 트랜지스터들을 어닐링하는 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자의 제조 방법은 기판 상에 트랜지스터를 형성하는 단계, 상기 트랜지스터를 덮는 제1 평균 수소 농도를 가지는 하부 층간 절연층을 형성하는 단계, 상기 하부 층간 절연층 상에 상기 제1 평균 수소 농도보다 높은 제2 평균 수소 농도를 가지는 수소 공급층을 형성하는 단계, 상기 수소 공급층 상에 수소 차단층을 형성하는 단계, 상기 트랜지스터, 상기 하부 층간 절연층 및 상기 수소 공급층을 어닐링하는 단계, 상기 수소 차단층 상에 메모리 셀을 형성하는 단계, 및 상기 메모리 셀을 둘러싸고, 상기 제2 평균 수소 농도보다 낮은 제3 평균 수소 농도를 가지는 상부 층간 절연층을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자의 제조 방법은 기판 상에 트랜지스터를 형성하는 단계, 상기 트랜지스터를 덮는 제1 평균 수소 농도를 가지는 하부 층간 절연층을 형성하는 단계, 상기 하부 층간 절연층 상에 적어도 하나의 중간 층간 절연층을 형성하는 단계, 상기 적어도 하나의 중간 층간 절연층 상에 상기 제1 평균 수소 농도보다 높은 제2 평균 수소 농도를 가지는 수소 공급층을 형성하는 단계, 상기 수소 공급층 상에 수소 차단층을 형성하는 단계, 상기 트랜지스터, 상기 하부 층간 절연층 및 상기 수소 공급층을 어닐링하는 단계, 상기 수소 차단층 상에 메모리 셀을 형성하는 단계, 및 상기 메모리 셀을 둘러싸고, 상기 제2 평균 수소 농도보다 낮은 제3 평균 수소 농도를 가지는 상부 층간 절연층을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자의 제조 방법은 기판 상에 트랜지스터를 형성하는 단계, 상기 트랜지스터를 덮는 제1 평균 수소 농도를 가지는 하부 층간 절연층을 형성하는 단계, 상기 하부 층간 절연층 상에 상기 제1 평균 수소 농도보다 높은 제2 평균 수소 농도를 가지는 수소 공급층을 형성하는 단계, 상기 수소 공급층 상에 수소 차단층을 형성하는 단계, 상기 트랜지스터, 상기 하부 층간 절연층 및 상기 수소 공급층을 어닐링하는 단계, 상기 수소 차단층을 제거하는 단계, 상기 수소 공급층을 제거하는 단계, 상기 하부 층간 절연층 상에 상기 제2 평균 수소 농도보다 낮은 제3 평균 수소 농도를 가지는 적어도 하나의 추가 층간 절연층을 형성하는 단계, 상기 적어도 하나의 추가 층간 절연층 상에 메모리 셀을 형성하는 단계, 및 상기 메모리 셀을 둘러싸고, 상기 제2 평균 수소 농도보다 낮은 제4 평균 수소 농도를 가지는 상부 층간 절연층을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 메모리 소자의 제조 방법에 따르면, 주변회로의 트랜지스터들을 어닐링한 후 메모리 셀이 형성될 수 있다. 따라서 주변회로의 트랜지스터들을 어닐링할 때 필요한 수소 및 열에 의해 메모리 셀이 손상되는 것을 방지할 수 있다.
도 1a 내지 도 1f는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자의 제조 방법을 나타낸 단면도들이다.
도 2a는 어닐링 전 예시적인 평균 수소 농도를 나타낸 그래프이다.
도 2b는 어닐링 후 예시적인 평균 수소 농도를 나타낸 그래프이다.
도 2c는 본 발명의 기술적 사상의 일 실시예에 따라 제조된 메모리 소자 내의 예시적인 평균 수소 농도를 나타낸 그래프이다.
도 3a 내지 도 3d는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자의 제조 방법을 나타낸 단면도들이다.
도 4a 내지 도 4c는 어닐링 전 예시적인 평균 수소 농도를 나타낸 그래프들이다.
도 4d는 어닐링 후 예시적인 평균 수소 농도를 나타낸 그래프이다.
도 4e는 본 발명의 기술적 사상의 일 실시예에 따라 제조된 메모리 소자 내의 예시적인 평균 수소 농도를 나타낸 그래프이다.
도 5a 내지 도 5d는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자의 제조 방법을 나타낸 단면도들이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따라 제조된 메모리 소자 내의 예시적인 평균 수소 농도를 나타낸 그래프이다.
도 7a 내지 도 7e는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자의 제조 방법을 나타낸 단면도들이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따라 제조된 메모리 소자 내의 예시적인 평균 수소 농도를 나타낸 그래프이다.
도 1a 내지 도 1f는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자의 제조 방법을 나타낸 단면도들이다. 도 2a는 어닐링 전 예시적인 평균 수소 농도를 나타낸 그래프이다. 도 2b는 어닐링 후 예시적인 평균 수소 농도를 나타낸 그래프이다. 도 2c는 본 발명의 기술적 사상의 일 실시예에 따라 제조된 메모리 소자 내의 예시적인 평균 수소 농도를 나타낸 그래프이다.
도 1a를 참조하면, 기판(110) 내에 소자 분리막(115)이 형성될 수 있다. 상기 기판(110)은 Ⅳ족 반도체 물질, Ⅲ?-Ⅴ족 반도체 물질 또는 Ⅱ?-Ⅵ족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘(Si)-게르마늄(Ge)을 포함할 수 있다. 상기 Ⅲ?-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 Ⅱ?-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다. 상기 기판(110)은 벌크 웨이퍼 또는 에피택시얼층일 수 있다. 소자 분리막(115)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 또는 이들의 조합을 포함할 수 있다.
또한, 기판(110) 상에는 메모리 소자의 주변 회로를 구성하는 복수의 트랜지스터들(TR)이 형성될 수 있다. 각각의 트랜지스터(TR)는 소스, 드레인, 게이트, 게이트 절연막, 및 게이트 스페이서를 포함할 수 있다.
도 1b를 참조하면, 복수의 트랜지스터들(TR)을 덮는 하부 층간 절연층(120)이 형성될 수 있다. 하부 층간 절연층(120)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 하부 층간 절연층(120)은 예를 들어, 화학 기상 증착(chemical vapor deposition, CVD), 플라즈마 강화 화학 기상 증착(plasma enhanced vapor deposition, PECVD), 이베퍼레이션(evaporation), 스퍼터링(sputtering), 원자층 증착(atomic layer deposition, ALD), 또는 이들의 조합에 의해 형성될 수 있다.
또한, 하부 층간 절연층(120) 내에는 복수의 제1 컨택(C1) 및 복수의 제1 도전 라인(L1)이 형성될 수 있다. 제1 컨택(C1)은 트랜지스터(TR)와 제1 도전 라인(L1) 사이를 연결할 수 있다. 제1 컨택(C1) 및 제1 도전 라인(L1)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 금(Au), 은(Ag), 또는 이들의 조합을 포함할 수 있다. 제1 컨택(C1) 및 제1 도전 라인(L1)은 그들 표면 상의 배리어막(미도시)을 더 포함할 수 있다. 상기 배리어막(미도시)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다. 복수의 제1 컨택(C1) 및 복수의 제1 도전 라인(L1)은 각각 다마신(Damascene) 공정에 의해 형성될 수 있거나 듀얼 다마신 공정에 의해 함께 형성될 수 있다.
도 1c를 참조하면, 하부 층간 절연층(120) 상에 수소 공급층(130)이 형성될 수 있다. 수소 공급층(130)은 실리콘 산화물 및 수소를 포함할 수 있다. 수소 공급층(130)은 20at% 내지 40at%의 농도의 수소를 포함할 수 있다. 수소 공급층(130)은 예를 들어 약 100℃ 내지 약 400℃의 온도에서 PECVD로 형성될 수 있다.
도 1d를 참조하면, 수소 공급층(130) 상에 수소 차단층(140)이 형성될 수 있다. 수소 차단층(140)은 실리콘 질화물을 포함할 수 있다. 수소 차단층(140)은 예를 들어 약 100℃ 내지 약 400℃의 온도에서 PECVD로 형성될 수 있다.
이후, 복수의 트랜지스터(TR), 하부 층간 절연층(120), 및 수소 공급층(130)이 어닐링될 수 있다. 상기 어닐링은 약 300℃ 내지 약 500℃의 온도에서, 약 1시간 내지 약 4시간 동안, 질소 분위기에서 수행될 수 있다.
상기 어닐링 동안 수소 공급층(130) 내의 수소가 상기 하부 층간 절연층(120) 내로 확산될 수 있다. 도 2a에는 어닐링 전 기판(110)으로부터 높이(H)에 따른 평균 수소 농도(AHC)가 도시되어 있다. 도 2a를 참조하면, 어닐링 전 수소 공급층(130)의 평균 수소 농도는 하부 층간 절연층(120)의 평균 수소 농도보다 높다. 하부 층간 절연층(120)의 평균 수소 농도는 대략 0일 수 있다. 본 명세서에서, 평균 수소 농도가 대략 0이라는 것은, 평균 수소 농도가 수소 농도 측정 장비의 측정 가능 범위 미만임을 의미한다. 도 2b를 참조하면, 어닐링 후 수소 공급층(130)의 평균 수소 농도는 하부 층간 절연층(120)의 평균 수소 농도 차이가 어닐링 전보다 감소될 수 있다. 즉, 수소 공급층(130)의 평균 수소 농도는 어닐링 전보다 어닐링 후에 감소할 수 있고, 하부 층간 절연층(120)의 평균 수소 농도는 어닐링 전보다 어닐링 후에 증가할 수 있다. 일부 실시예에서, 어닐링 후 수소 공급층(130)의 평균 수소 농도는 하부 층간 절연층(120)의 평균 수소 농도와 대략 동일해질 수 있다.
상기 어닐링에 의해 트갠지스터(TR)의 계면 전하를 수소로 패시베이션 할 수 있고, 따라서 트랜지스터들(TR)의 문턱 전압(threshold voltage) 변동이 감소될 수 있다.
도 1e를 참조하면, 수소 공급층(130) 및 수소 차단층(140)을 관통하는 복수의 제2 컨택(C2)이 형성될 수 있다. 제2 컨택(C2)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 금(Au), 은(Ag), 또는 이들의 조합을 포함할 수 있다. 제2 컨택(C2)은 그들 표면 상의 배리어막(미도시)을 더 포함할 수 있다. 상기 배리어막(미도시)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다. 제2 컨택(C2)은 다마신 공정에 의해 형성될 수 있다.
도 1f를 참조하면, 수소 차단층(140) 상에 하부 도전 라인(LL) 및 메모리 셀(CL)이 형성될 수 있다. 일부 실시예에서, 메모리 셀(CL)은 자기저항(magnetoresistance) 변화 물질을 포함할 수 있다. 즉 메모리 소자(100)는 자기저항 메모리(magnetic random access memory, MRAM)일 수 있다. 일부 다른 실시예에서, 메모리 셀(CL)은 상변화(phase-change) 물질을 포함할 수 있다. 즉, 메모리 소자(100)는 상변화 메모리(phase change random access memory, PRAM)일 수 있다. 메모리 셀(CL)은 서로 직렬로 연결된 스위치부와 메모리부를 포함할 수 있다.
메모리 셀(CL)은 하부 도전 라인(LL)과 상부 도전 라인(UL) 사이에 형성될 수 있다. 하부 도전 라인(LL) 및 상부 도전 라인(UL)은 각각 비트 라인 또는 워드 라인에 대응될 수 있다. 하부 도전 라인(LL) 및 상부 도전 라인(UL)은 각각 알루미늄(Al), 구리(Cu), 텅스텐(W), 금(Au), 은(Ag), 또는 이들의 조합을 포함할 수 있다. 하부 도전 라인(LL) 및 상부 도전 라인(UL)은 그들 표면 상의 배리어막(미도시)을 더 포함할 수 있다. 상기 배리어막(미도시)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다.
이후, 메모리 셀(CL)을 덮는 상부 층간 절연층(150)이 형성될 수 있다. 상부 층간 절연층(150)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 상부 층간 절연층(150)은 예를 들어, CVD, PECVD, 이베퍼레이션, 스퍼터링, ALD, 또는 이들의 조합에 의해 형성될 수 있다. 도 2c를 참조하면, 상부 층간 절연층(150)의 평균 수소 농도는 어닐링 후의 하부 층간 절연층(120) 및 수소 공급층(130)의 평균 수소 농도보다 낮을 수 있다. 일부 실시예에서, 상부 층간 절연층(150)의 평균 수소 농도는 대략 0일 수 있다.
또한, 제3 컨택(C3)이 형성될 수 있다. 제3 컨택(C3)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 금(Au), 은(Ag), 또는 이들의 조합을 포함할 수 있다. 제3 컨택(C3)은 그 표면 상의 배리어막(미도시)을 더 포함할 수 있다. 상기 배리어막(미도시)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다.
이로써 메모리 소자(100)가 완성될 수 있다. 메모리 소자(100)는 기판(110), 기판 상의 트랜지스터(TR), 트랜지스터(TR)를 덮는 하부 층간 절연층(120), 하부 층간 절연층(120) 내의 제1 도전 라인(L1), 제1 도전 라인(L1)과 트랜지스터(TR)를 연결하는 제1 컨택(C1), 하부 층간 절연층(120) 상의 수소 공급층(130), 수소 공급층(130) 상의 수소 차단층(140), 수소 차단층(140) 상의 하부 도전 라인(LL), 하부 도전 라인(LL) 상의 메모리 셀(CL), 메모리 셀(CL) 상의 상부 도전 라인(UL), 메모리셀(CL)을 덮는 상부 층간 절연층(150), 하부 도전 라인(LL)과 제1 도전 라인(L1)을 연결하는 제2 컨택(C2), 상부 도전 라인(UL)과 제2 컨택(C2)을 연결하는 제3 컨택(C3)을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자의 제조 방법에 따르면, 메모리 셀(CL)은 트랜지스터(TR)의 어닐링 후에 형성될 수 있다. 따라서, 따라서 트랜지스터들(TR)을 어닐링할 때 필요한 수소 및 열에 의해 메모리 셀(CL)이 손상되는 것을 방지할 수 있다.
도 3a 내지 도 3d는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자의 제조 방법을 나타낸 단면도들이다. 도 4a 내지 도 4c는 어닐링 전 예시적인 평균 수소 농도를 나타낸 그래프들이다. 도 4d는 어닐링 후 예시적인 평균 수소 농도를 나타낸 그래프이다. 도 4e는 본 발명의 기술적 사상의 일 실시예에 따라 제조된 메모리 소자 내의 예시적인 평균 수소 농도를 나타낸 그래프이다.
도 1a 및 도 1b에 도시된 공정들이 수행된 후, 도 3a에 도시된 공정이 수행될 수 있다. 도 3a를 참조하면, 하부 층간 절연층(120) 상에 적어도 하나의 중간 층간 절연층(161, 162)이 형성될 수 있다. 예를 들어, 하부 층간 절연층(120) 상에 제1 중간 층간 절연층(161)이 형성되고, 제1 중간 층간 절연층(161) 상에 제2 중간 층간 절연층(162)이 형성될 수 있다. 그러나, 중간 층간 절연층의 수는 2개에 제한되지 않으며, 다양하게 변화될 수 있다.
제1 중간 층간 절연층(161) 및 제2 중간 층간 절연층(162)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제1 중간 층간 절연층(161) 및/또는 제2 중간 층간 절연층(162)은 수소 원자를 더 포함할 수 있다. 제1 중간 층간 절연층(161) 및 제2 중간 층간 절연층(162)은 예를 들어, CVD, PECVD, 이베퍼레이션, 스퍼터링, ALD, 또는 이들의 조합에 의해 형성될 수 있다.
제1 중간 층간 절연층(161)이 형성된 후, 제1 중간 층간 절연층(161) 내에 복수의 제2 도전 라인(L2) 및 복수의 제4 컨택(C4)이 형성될 수 있다. 제4 컨택(C4)은 제2 도전 라인(L2)과 제1 도전 라인(L1) 사이를 연결할 수 있다. 제2 도전 라인(L2) 및 제4 컨택(C4)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 금(Au), 은(Ag), 또는 이들의 조합을 포함할 수 있다. 제2 도전 라인(L2) 및 제4 컨택(C4)은 그들 표면 상의 배리어막(미도시)을 더 포함할 수 있다. 상기 배리어막(미도시)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다.
제2 중간 층간 절연층(162)이 형성된 후, 제2 중간 층간 절연층(162) 내에 복수의 제3 도전 라인(L3) 및 복수의 제5 컨택(C5)이 형성될 수 있다. 제5 컨택(C5)은 제3 도전 라인(L3)과 제2 도전 라인(L2) 사이를 연결할 수 있다. 제3 도전 라인(L3) 및 제5 컨택(C5)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 금(Au), 은(Ag), 또는 이들의 조합을 포함할 수 있다. 제3 도전 라인(L3) 및 제5 컨택(C5)은 그들 표면 상의 배리어막(미도시)을 더 포함할 수 있다. 상기 배리어막(미도시)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다.
도 3b를 참조하면, 제2 중간 층간 절연층(162) 상에 수소 공급층(130) 및 수소 차단층(140)이 형성될 수 있다. 도 4a를 참조하면, 일부 실시예에서, 어닐링 전, 수소 공급층(130)의 평균 수소 농도는 제1 중간 층간 절연층(161), 제2 중간 층간 절연층(162), 및 하부 층간 절연층(120)의 평균 수소 농도보다 높을 수 있다. 일부 실시예에서, 어닐링 전, 제1 중간 층간 절연층(161), 제2 중간 층간 절연층(162), 및 하부 층간 절연층(120)의 평균 수소 농도는 대략 0일 수 있다. 도 4b를 참조하면, 일부 실시예에서, 어닐링 전, 수소 공급층(130) 및 제2 중간 층간 절연층(162)의 평균 수소 농도는 제1 중간 층간 절연층(161) 및 하부 층간 절연층(120)의 평균 수소 농도보다 높을 수 있다. 일부 실시예에서, 어닐링 전, 제2 중간 층간 절연층(162), 및 하부 층간 절연층(120)의 평균 수소 농도는 대략 0일 수 있다. 도 4c를 참조하면, 일부 실시예에서, 어닐링 전, 수소 공급층(130), 제1 중간 층간 절연층(161), 및 제2 중간 층간 절연층(162)의 평균 수소 농도는 하부 층간 절연층(120)의 평균 수소 농도보다 높을 수 있다. 일부 실시예에서, 어닐링 전, 하부 층간 절연층(120)의 평균 수소 농도는 대략 0일 수 있다.
이후, 트랜지스터들(TR), 하부 층간 절연층(120), 제1 중간 층간 절연층(161), 제2 중간 층간 절연층(162), 및 수소 공급층(130)이 어닐링될 수 있다. 도 4d를 참조하면, 어닐링 후, 수소 공급층(130), 제2 중간 층간 절연층(162), 제1 중간 층간 절연층(161), 및 하부 층간 절연층(120)의 평균 수소 농도는 대략 동일해질 수 있다.
도 3c를 참조하면, 수소 공급층(130) 및 수소 차단층(140)을 관통하는 제2 컨택(C2)이 형성될 수 있다.
도 3d를 참조하면, 수소 차단층(140) 상에 하부 도전 라인(LL), 메모리 셀(CL), 상부 도전 라인(UL), 제3 컨택(C3), 및 상부 층간 절연층(150)이 형성될 수 있다.
이로써 메모리 소자(300)가 완성될 수 있다. 메모리 소자(300)는 기판(110), 기판(110) 상의 트랜지스터(TR), 트랜지스터(TR)를 덮는 하부 층간 절연층(120), 하부 층간 절연층(120) 내의 제1 도전 라인(L1), 제1 도전 라인(L1)과 트랜지스터(TR)를 연결하는 제1 컨택(C1), 하부 층간 절연층(120) 상의 제1 중간 층간 절연층(161), 제1 중간 층간 절연층(161) 내의 제2 도전 라인(L2), 제2 도전 라인(L2)과 제1 도전 라인(L1) 사이를 연결하는 제4 컨택(C4), 제1 중간 층간 절연층(161) 상의 제2 중간 층간 절연층(162), 제2 중간 층간 절연층(162) 내의 제3 도전 라인(L3), 제2 도전 라인(L2)과 제3 도전 라인(L3) 사이를 연결하는 제5 컨택(C5), 제2 중간 층간 절연층(162) 상의 수소 공급층(130), 수소 공급층(130) 상의 수소 차단층(140), 수소 공급층(130) 및 수소 차단층(140)을 관통하는 제2 컨택(C2), 수소 차단층(140) 상의 메모리 셀(CL), 수소 차단층(140)과 메모리 셀(CL) 사이의 하부 도전 라인(LL), 메모리 셀(CL) 상의 상부 도전 라인(UL), 메모리 셀(CL)을 덮는 상부 층간 절연층(150), 및 상부 층간 절연층(150)과 제2 컨택(C2)을 연결하는 제3 컨택(C3)을 포함할 수 있다. 메모리 소자(300)는 하부 층간 절연층(120)과 수소 공급층(130) 사이에 적어도 하나의 중간 층간 절연층(예를 들어, 제1 중간 층간 절연층(161), 제2 중간 층간 절연층(162))을 포함할 수 있으며, 메모리 소자(300)에 포함되는 중간 층간 절연층의 수는 2개로 제한되지 않는다.
도 4e를 참조하면, 상부 층간 절연층(150)의 평균 수소 농도는 어닐링 후의 하부 층간 절연층(120), 제1 중간 층간 절연층(161), 제2 중간 층간 절연층(162), 및 수소 공급층(130)의 평균 수소 농도보다 낮을 수 있다. 일부 실시예에서, 상부 층간 절연층(150)의 평균 수소 농도는 대략 0일 수 있다.
도 5a 내지 도 5d는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자의 제조 방법을 나타낸 단면도들이다. 도 6은 본 발명의 기술적 사상의 일 실시예에 따라 제조된 메모리 소자 내의 예시적인 평균 수소 농도를 나타낸 그래프이다.
도 1d에 도시된 어닐링 공정까지 진행된 후, 도 5a에 도시된 공정이 수행될 수 있다. 도 5a를 참조하면, 제2 도전 라인(L2) 및 제4 컨택(C4)이 수소 공급층(130) 및 수소 차단층(140) 내에 형성될 수 있다.
도 5b 및 도 5c를 참조하면, 수소 차단층(140) 상에 적어도 하나의 중간 층간 절연층이 형성될 수 있다. 예를 들어, 수소 차단층(140) 상에 제1 중간 층간 절연층(161)이 형성되고, 제1 중간 층간 절연층(161) 상에 제2 중간 층간 절연층(162)이 형성될 수 있다. 그러나, 중간 층간 절연층의 개수는 2개로 제한되지 않으며, 다양하게 변형될 수 있다.
제1 중간 층간 절연층(161) 내에 제5 컨택(C5) 및 제3 도전 라인(L3)이 형성될 수 있다. 제2 중간 층간 절연층(162) 내에 제2 컨택(C2)이 형성될 수 있다.
도 5d를 참조하면, 제2 중간 층간 절연층(162) 상에 하부 도전 라인(LL), 메모리 셀(CL), 상부 도전 라인(UL), 제3 컨택(C3), 및 상부 층간 절연층(150)이 형성될 수 있다.
이로써 메모리 소자(500)가 완성될 수 있다. 메모리 소자(500)는 기판(110), 기판(110) 상의 트랜지스터(TR), 트랜지스터(TR)를 덮는 하부 층간 절연층(120), 하부 층간 절연층(120) 내의 제1 도전 라인(L1), 제1 도전 라인(L1)과 트랜지스터(TR)를 연결하는 제1 컨택(C1), 수소 차단층(140) 내의 제2 도전 라인(L2), 제2 도전 라인(L2)과 제1 도전 라인(L1)을 연결하는 제4 컨택(C4), 수소 차단층(140) 상의 제1 중간 층간 절연층(161), 제1 중간 층간 절연층(161) 내의 제3 도전 라인(L3), 제3 도전 라인(L3)과 제2 도전 라인(L2)을 연결하는 제5 컨택(C5), 제1 중간 층간 절연층(161) 상의 제2 중간 층간 절연층(162), 제2 중간 층간 절연층(162)을 관통하는 제2 컨택(C2), 제2 중간 층간 절연층(162) 상의 하부 도전 라인(LL), 하부 도전 라인(LL) 상의 메모리 셀(CL), 메모리 셀(CL) 상의 상부 도전 라인(UL), 메모리 셀(CL)을 덮는 상부 층간 절연층(150), 상부 도전 라인(UL)과 제2 컨택(C2) 사이를 연결하는 제3 컨택(C3)을 포함할 수 있다.
도 6을 참조하면, 제1 중간 층간 절연층(161), 제2 중간 층간 절연층(162), 및 상부 층간 절연층(150)의 평균 수소 농도는 하부 층간 절연층(120), 수소 공급층(130)의 평균 수소 농도보다 낮을 수 있다. 일부 실시예에서, 제1 중간 층간 절연층(161), 제2 중간 층간 절연층(162), 및 상부 층간 절연층(150)의 평균 수소 농도는 대략 0일 수 있다.
도 7a 내지 도 7e는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자의 제조 방법을 나타낸 단면도들이다. 도 8은 본 발명의 기술적 사상의 일 실시예에 따라 제조된 메모리 소자 내의 예시적인 평균 수소 농도를 나타낸 그래프이다.
도 1d에 도시된 어닐링 공정까지 수행된 후, 도 5a에 도시된 공정이 수행될 수 있다. 도 1d 및 도 7a를 참조하면, 수소 차단층(140)이 제거될 수 있다. 상기 제거에는 건식 식각, 습식 식각, 화학적 기계적 연마(chemical mechanical polish, CMP), 또는 이들의 조합이 사용될 수 있다.
도 7a 및 도 7b를 참조하면, 수소 공급층(130)이 제거될 수 있다. 상기 제거에는 건식 식각, 습식 식각, CMP, 또는 이들의 조합이 사용될 수 있다.
도 7c를 참조하면, 적어도 하나의 추가 층간 절연층(170)이 하부 층간 절연층(120) 상에 형성될 수 있다. 추가 층간 절연층(170)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 추가 층간 절연층(170)은 예를 들어, CVD, PECVD, 이베퍼레이션, 스퍼터링, ALD, 또는 이들의 조합에 의해 형성될 수 있다.
도 7d를 참조하면, 추가 층간 절연층(170)을 관통하는 제2 컨택(C2)이 형성될 수 있다.
도 7e를 참조하면, 추가 층간 절연층(170) 상에 하부 도전 라인(LL), 메모리 셀(CL), 상부 도전 라인(UL), 제3 컨택(C3), 및 상부 층간 절연층(150)이 형성될 수 있다.
이로써 메모리 소자(700)가 완성될 수 있다. 메모리 소자(700)는 기판(110), 기판 상의 트랜지스터(TR), 트랜지스터(TR)를 덮는 하부 층간 절연층(120), 하부 층간 절연층(120) 내의 제1 도전 라인(L1), 제1 도전 라인(L1)과 트랜지스터(TR)를 연결하는 제1 컨택(C1), 하부 층간 절연층(120) 상의 추가 층간 절연층(170), 추가 층간 절연층(170)을 관통하는 제2 컨택(C2), 하부 층간 절연층(120) 상의 하부 도전 라인(LL), 하부 도전 라인(LL) 상의 메모리 셀(CL), 메모리 셀(CL) 상의 상부 도전 라인(UL), 메모리 셀(CL)을 덮는 상부 층간 절연층(150), 및 상부 층간 절연층(UL)과 제2 컨택(C2) 사이를 연결하는 제3 컨택(C3)을 포함할 수 있다.
도 8을 참조하면, 추가 층간 절연층(170) 및 상부 층간 절연층(150)의 평균 수소 농도는 하부 층간 절연층(120)의 평균 수소 농도보다 낮을 수 있다. 일부 실시예에서, 추가 층간 절연층(170) 및 상부 층간 절연층(150)의 평균 수소 농도는 대략 0일 수 있다.
본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 300, 500, 700: 메모리 소자, 110: 기판, 115: 소자 분리막, 120: 층간 절연층, 130: 수소 공급층, 140: 수소 차단층, 150: 상부 층간 절연층, 161: 제1 중간 층간 절연층, 162: 제2 중간 층간 절연층, 170: 추가 층간 절연층, L1: 제1 도전 라인, C1: 제1 컨택, L2: 제2 도전 라인, C2: 제2 컨택, L3: 제3 도전 라인, C3:제3 컨택, C4: 제4 컨택, C5: 제5 컨택

Claims (10)

  1. 기판 상에 트랜지스터를 형성하는 단계;
    상기 트랜지스터를 덮는 제1 평균 수소 농도를 가지는 하부 층간 절연층을 형성하는 단계;
    상기 하부 층간 절연층 상에 상기 제1 평균 수소 농도보다 높은 제2 평균 수소 농도를 가지는 수소 공급층을 형성하는 단계;
    상기 수소 공급층 상에 수소 차단층을 형성하는 단계;
    상기 트랜지스터, 상기 하부 층간 절연층 및 상기 수소 공급층을 어닐링하는 단계;
    상기 수소 차단층 상에 메모리 셀을 형성하는 단계; 및
    상기 메모리 셀을 둘러싸고, 상기 제2 평균 수소 농도보다 낮은 제3 평균 수소 농도를 가지는 상부 층간 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 어닐링 단계는 상기 상기 수소 공급층 내의 수소를 상기 하부 층간 절연층 내로 확산시키는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  3. 기판 상에 트랜지스터를 형성하는 단계;
    상기 트랜지스터를 덮는 제1 평균 수소 농도를 가지는 하부 층간 절연층을 형성하는 단계;
    상기 하부 층간 절연층 상에 적어도 하나의 중간 층간 절연층을 형성하는 단계;
    상기 적어도 하나의 중간 층간 절연층 상에 상기 제1 평균 수소 농도보다 높은 제2 평균 수소 농도를 가지는 수소 공급층을 형성하는 단계;
    상기 수소 공급층 상에 수소 차단층을 형성하는 단계;
    상기 트랜지스터, 상기 하부 층간 절연층 및 상기 수소 공급층을 어닐링하는 단계;
    상기 수소 차단층 상에 메모리 셀을 형성하는 단계; 및
    상기 메모리 셀을 둘러싸고, 상기 제2 평균 수소 농도보다 낮은 제3 평균 수소 농도를 가지는 상부 층간 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  4. 제3 항에 있어서,
    상기 어닐링 단계 전, 각각의 상기 적어도 하나의 중간 층간 절연층의 평균 수소 농도는 상기 수소 공급층의 상기 제2 평균 수소 농도보다 낮은 것을 특징으로 하는 메모리 소자의 제조 방법.
  5. 제3 항에 있어서,
    상기 어닐링 단계 전, 상기 적어도 하나의 중간 층간 절연층 중 적어도 하나의 평균 수소 농도는 상기 하부 층간 절연층의 상기 제1 평균 수소 농도보다 높은 것을 특징으로 하는 메모리 소자의 제조 방법.
  6. 제3 항에 있어서,
    상기 적어도 하나의 중간 층간 절연층은 상기 하부 층간 절연층 상의 제1 중간 층간 절연층, 및 상기 제1 중간 층간 절연층 상의 제2 중간 층간 절연층을 포함하고,
    상기 어닐링 단계 전, 상기 제2 중간 층간 절연층 내의 평균 수소 농도는 상기 제1 중간 층간 절연층 내의 평균 수소 농도보다 높은 것을 특징으로 하는 메모리 소자의 제조 방법.
  7. 제3 항에 있어서,
    상기 어닐링 단계 전, 상기 제2 중간 층간 절연층 내의 평균 수소 농도는 상기 하부 층간 절연층의 상기 제1 평균 수소 농도보다 높은 것을 특징으로 하는 메모리 소자의 제조 방법.
  8. 제3 항에 있어서,
    상기 하부 층간 절연층 내에 도전 라인 및 상기 도전 라인과 상기 트랜지스터를 연결하는 컨택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  9. 제3 항에 있어서,
    상기 수소 공급층 및 상기 수소 차단층을 관통하고, 상기 메모리 셀에 연결된 컨택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  10. 기판 상에 트랜지스터를 형성하는 단계;
    상기 트랜지스터를 덮는 제1 평균 수소 농도를 가지는 하부 층간 절연층을 형성하는 단계;
    상기 하부 층간 절연층 상에 상기 제1 평균 수소 농도보다 높은 제2 평균 수소 농도를 가지는 수소 공급층을 형성하는 단계;
    상기 수소 공급층 상에 수소 차단층을 형성하는 단계;
    상기 트랜지스터, 상기 하부 층간 절연층 및 상기 수소 공급층을 어닐링하는 단계;
    상기 수소 차단층을 제거하는 단계;
    상기 수소 공급층을 제거하는 단계;
    상기 하부 층간 절연층 상에 상기 제2 평균 수소 농도보다 낮은 제3 평균 수소 농도를 가지는 적어도 하나의 추가 층간 절연층을 형성하는 단계;
    상기 적어도 하나의 추가 층간 절연층 상에 메모리 셀을 형성하는 단계; 및
    상기 메모리 셀을 둘러싸고, 상기 제2 평균 수소 농도보다 낮은 제4 평균 수소 농도를 가지는 상부 층간 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
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