JP2022097093A - 半導体装置 - Google Patents

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Abstract

Figure 2022097093000001
【課題】製造コストを低減することができる半導体装置を提供する。
【解決手段】本開示の実施形態に係る半導体装置は、記憶素子と、上部電極と、下部電極と、保護膜と、水素調整領域とを有する。記憶素子は、絶縁層に埋設される。上部電極は、記憶素子および第１コンタクト間を接続する。下部電極は、記憶素子を挟んで上部電極とは反対側に位置し、記憶素子および第２コンタクト間を接続する。保護膜は、記憶素子、上部電極、および下部電極を含む積層体における第１コンタクトとの接続面および第２コンタクトとの接続面を除く周面を被覆する。水素調整領域は、記積層体との間に絶縁層内の絶縁膜を挟んで絶縁層に埋設され、水素を吸蔵する。
【選択図】図１

Description

本開示は、半導体装置に関する。
同一基板上のメモリセルブロック毎に、特性の異なる記憶素子を形成する方法がある。例えば、特許文献１に記載の方法では、まず、基板上における第１のメモリセルブロックを形成する領域に第１特性の記憶素子の材料膜を成膜した後、材料膜をパターニングして第１特性の記憶素子を形成する。
次に、形成済の記憶素子を絶縁マスクによって被覆した後、第２のメモリセルブロックを形成する基板上の領域に第２特性の記憶素子の材料膜を成膜し、材料膜をパターニングして第２特性の記憶素子を形成する。
これにより、同一基板上に第１特性の記憶素子が設けられた第１のメモリセルブロックと、第２特性の記憶素子が設けられた第２のメモリセルブロックとを形成することができる。
特開２０１２－１４７８７号公報
しかしながら、上記の従来技術では、所望される記憶素子の特性の数と同等の回数以上のパターニングを行う必要があるため、製造コストが増大する。
そこで、本開示では、製造コストを低減することができる半導体装置を提案する。
本開示によれば、半導体装置が提供される。半導体装置は、記憶素子と、上部電極と、下部電極と、保護膜と、水素調整領域とを有する。記憶素子は、絶縁層に埋設される。上部電極は、前記記憶素子および第１コンタクト間を接続する。下部電極は、前記記憶素子を挟んで前記上部電極とは反対側に位置し、前記記憶素子および第２コンタクト間を接続する。保護膜は、前記記憶素子、前記上部電極、および前記下部電極を含む積層体における前記第１コンタクトとの接続面および第２コンタクトとの接続面を除く周面を被覆する。水素調整領域は、前記積層体との間に前記絶縁層内の絶縁膜を挟んで前記絶縁層に埋設され、水素を吸蔵する。
実施形態に係る半導体装置の縦断面図である。 実施形態の第１変形例に係る半導体装置の縦断面図である。 実施形態の第２変形例に係る半導体装置の縦断面図である。 実施形態の第３変形例に係る半導体装置の縦断面図である。 実施形態に係る半導体装置の横断面図である。 実施形態の第４変形例に係る半導体装置の横断面図である。 実施形態の第５変形例に係る半導体装置の横断面図である。 本開示の実施形態に係る半導体装置の製造工程を示すフローチャートである。
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。以下では、複数の記憶素子が設けられる平面の面方向を横方向、複数の記憶素子が設けられる平面と直交する方向を縦方向として説明する。
［１．実施形態に係る半導体装置の断面構造］
図１は、実施形態に係る半導体装置の縦断面図である。図１に示すように、半導体装置１は、記憶素子３１と、上部電極３２と、下部電極３３と、保護膜６とを備える。
記憶素子３１は、例えば、ＳｉＯ２（酸化シリコン）層等の絶縁層２１に埋設される。上部電極３２は、記憶素子３１および第１コンタクト４間を接続する。上部電極３２は、例えば、Ｔｉ（チタン），ＴｉＮ（窒化チタン），Ｔａ（タンタル），ＴａＮ（窒化タンタル），Ｗ（タングステン），Ｃｕ（銅），Ａｌ（アルミニウム）のうち、１種類以上を含む高電導材料によって形成される。
第１コンタクト４は、例えば、Ｃｕ，Ｗ，Ａｌなどの高電導材料によって形成される。第１コンタクト４は、側面および底面がバリアメタル４１によって被覆される。バリアメタル４１は、例えば、ＴｉおよびＴａの単体、またはＴｉおよびＴａを含む合金によって形成される。
下部電極３３は、記憶素子３１を挟んで上部電極３２とは反対側に位置し、記憶素子３１および第２コンタクト５間を接続する。下部電極３３は、例えば、Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，Ｃｕ，Ａｌのうち、１種類以上を含む高電導材料によって形成される。
第２コンタクト５は、例えば、Ｃｕ，Ｗ，Ａｌなどの高電導材料によって形成される。第２コンタクト５は、側面がバリアメタル５１によって被覆される。バリアメタル５１は、例えば、ＴｉおよびＴａの単体、またはＴｉおよびＴａを含む合金によって形成される。
保護膜６は、記憶素子３１、上部電極３２、および下部電極３３を含む積層体３における第１コンタクト４との接続面および第２コンタクト５との接続面を除く周面を被覆する。保護膜６は、例えば、ＳｉＮによって形成される。保護膜６は、例えば、記憶素子３１の酸化を防止する。また、保護膜６は、第１コンタクト４および積層体３が埋設される絶縁層２１と、第２コンタクト５が埋設される絶縁層２２との層間まで延在する。
記憶素子３１は、例えば、スピン注入により後述する記憶層の磁化の向きを反転させて情報の記憶を行う、スピントルク磁化反転ＭＴＪ（ＳＴ－ＭＴＪ；Spin Torque－Magnetic Tunnel Junctions）素子である。
なお、記憶素子３１は、ＳＴ－ＭＴＪ素子に限定されるものではなく、例えば、ＲｅＲＡＭ（Resistive Random Access Memory）またはＰＣＲＡＭ（Phase Change Random Access Memory）などであってもよい。
記憶素子３１は、例えば、第２コンタクト５に近い方から順に、下地層と、磁化固定層と、絶縁層と、記憶層と，キャップ層とが積層された積層構造を有する。記憶素子３１は、記憶層の磁化の向きを変化させることにより情報の記憶が行われる。記憶素子３１は、記憶層の磁化と磁化固定層の磁化との相対的な角度（平行または反平行）によって「０」または「１」の情報を記憶する。
記憶素子３１における下地層およびキャップ層は、例えばＴａ，Ｒｕ（ルテニウム）などの金属膜またはその積層膜により形成される。記憶素子３１における磁化固定層は、記憶層の記憶情報（磁化方向）の基準とされるリファレンス層である。
記憶素子３１における絶縁層は、トンネルバリア層となる中間層であり、例えば、Ａｌ２Ｏ３（酸化アルミニウム）またはＭｇＯ（酸化マグネシウム）によって形成される。記憶素子３１における記憶層は、磁化固定層の磁化の方向が膜面垂直方向に自由に変化する磁気モーメントを有する強磁性体によって形成される。記憶層は、例えば、Ｃｏ（コバルト）－Ｆｅ（鉄）－Ｂ（ホウ素）によって構成される。
かかる半導体装置１では、製造工程において発生する水素ガスが記憶素子３１に侵入することがある。
記憶素子３１は、侵入する水素ガスの量が増大すると、それに連動して記憶層における情報の保持力が小さくなる。そして、記憶素子３１は、情報の保持力が小さくなると、情報の保持可能時間が短くなるが、その代わりに情報の書き込み易さが向上する。
ここで、情報の保持力が大きな記憶素子３１は、長い時間情報を記憶しておくことが可能なため、例えば、ストレージメモリなどに適している。これに対して、情報の保持力が小さい記憶素子３１は、情報の書き込みに必要な電圧が低く、且つ書き込みに必要な時間も短くて済むため、例えば、キャッシュメモリなどに適している。
そこで、実施形態に係る半導体装置１は、特性および用途が異なる記憶素子３１を１回のパターニングによって同一基板上に形成可能な構成を備える。具体的には、半導体装置１は、水素調整領域７を備える。水素調整領域７は、記憶素子３１、上部電極３２、および下部電極３３を含む積層体３との間に絶縁層２１内の絶縁膜２３を挟んで絶縁層２１に埋設される。
水素調整領域７は、例えば、Ｔｉ，Ｚｒ（ジルコニウム），Ｈｆ（ハフニウム），Ｖ（バナジウム），Ｎｂ（ニオブ），Ｔａなどの水素吸蔵機能を有する金属、または、これら水素吸蔵機能を有する金属の少なくとも２つ以上を含む合金によって形成される。
水素調整領域７の側面および底面は、バリアメタル７１によって被覆される。バリアメタル７１は、例えば、ＴｉおよびＴａの単体、またはＴｉおよびＴａを含む合金によって形成される。
半導体装置１によれば、水素調整領域７によって絶縁層２１内の水素ガスを吸蔵させ、記憶素子３１への水素ガスの侵入を抑制することによって、記憶層における情報の保持力の低下を抑制することができる。
また、半導体装置１は、例えば、メモリブロック毎に、体積が異なる水素調整領域７が設けられることによって、同一基板上に情報の保持力（特性）が異なる記憶素子３１を備えることが可能になる。
水素調整領域７を形成する工程では、まず、絶縁層２１上にフォトレジストを成膜し、フォトリソグラフィによるパターニングによって、水素調整領域７の形成位置におけるフォトレジストを除去する。
そして、フォトレジストをマスクとして使用し、例えば、ＲＩＥ（Reactive Ion Etching）によって、絶縁層２１に孔を形成し、孔の内周面にバリアメタル７１を成膜した後、水素吸蔵機能を有する金属を埋め込むことによって。水素調整領域７を形成する。
このため、半導体装置１を製造する場合には、例えば、絶縁層２１に形成する水素調整領域７用の孔の大きさや深さをメモリブロック毎に変えることにより、１回のパターニングで同一基板上に特性が異なる記憶素子３１を作り分けることができる。
このように、半導体装置１は、１回のパターニングによって、同一基板上に特性が異なる記憶素子３１を作り分けできるので、複数回のパターニングを行う場合に比べて製造工程数が少なくなり、その分、製造コストの低減が可能となる。
また、半導体装置１の水素調整領域７は、絶縁層２１における第１コンタクト４が設けられる層と同じ層から、絶縁層２１における積層体３が設けられる層と同じ層にいたる深さまで形成される。
なお、水素調整領域７は、絶縁層２１における第１コンタクト４が設けられる層と同じ層だけに設けられてもよく、絶縁層２１における積層体３が設けられる層と同じ層にだけ設けられてもよい。
水素調整領域７における第１コンタクト４が設けられる層と同じ層に位置する部分は、例えば、絶縁層よりも上層に形成される多層配線層から侵入する水素ガスを記憶素子３１に侵入する前に吸蔵する。これにより、水素調整領域７は、水素ガスによる記憶素子３１の特性の変化を抑制することができる。
水素調整領域７における積層体３が設けられる層と同じ層に位置する部分は、絶縁層２１のなかで記憶素子３１に最も近い位置に存在する水素ガスを吸蔵することによって、水素ガスによる記憶素子３１の特性の変化を抑制することができる。
［２．第１変形例に係る半導体装置の断面構造］
次に、図２を参照して、第１変形例に係る半導体装置１ａについて説明する。図２は、実施形態の第１変形例に係る半導体装置の縦断面図である。
図２に示すように、第１変形例に係る半導体装置１ａは、水素調整領域７ａの深さが図１に示す水素調整領域７とは異なる。水素調整領域７ａは、絶縁層２１における第１コンタクト４が設けられる層と同じ層から、絶縁層２２における第２コンタクト５が設けられる層と同じ層にいたる深さまで形成される。なお、水素調整領域７ａの側面および底面にもバリアメタル７１ａが設けられる。
図２に示す水素調整領域７ａは、図１に示す水素調整領域７よりも体積が大きく、水素ガスの吸蔵量も大きい。そこで、同一基板上の第１メモリセルブロックに、図１に示す水素調整領域７を採用し、第２メモリセルブロックの形成領域に、図２に示す水素調整領域７ａを採用することによって、同一基板上に情報の保持力が異なるメモリセルブロックを設けることができる。
また、水素調整領域７ａは、保護膜６における絶縁層２１と絶縁層２１との層間の部位を貫通する。このため、水素調整領域７ａは、絶縁層２１における第１コンタクト４が設けられる層と同じ層、積層体３が設けられる層と同じ層、および絶縁層２２における第２コンタクト５が設けられる層と同じ層に、１回のパターニングによって形成が可能である。
［３．第２変形例に係る半導体装置の断面構造］
次に、図３を参照して、第２変形例に係る半導体装置１ｂについて説明する。図３は、実施形態の第２変形例に係る半導体装置の縦断面図である。
図３に示すように、第２変形例に係る半導体装置１ｂの保護膜６ｂは、積層体３における第１コンタクト４との接続面および第２コンタクト５との接続面を除く周面に設けられ、図１に示す絶縁層２１，２２の層間までは延伸しない。
このように、加工方法によっては、絶縁層２１，２２の層間に保護膜６が存在しない半導体装置１ｂもある。このような半導体装置１ｂにおいても、水素調整領域７が設けられることで、１回のパターニングによって、同一基板上に特性の異なる記憶素子３１を配置することが可能になる。
［４．第３変形例に係る半導体装置の断面構造］
次に、図４を参照して、第３変形例に係る半導体装置１ｃについて説明する。図４は、実施形態の第４変形例に係る半導体装置の縦断面図である。
図４に示すように、半導体装置１ｃは、絶縁層２１における第１コンタクト４が設けられる層と同じ層から、保護膜６における絶縁層２１，２２の層間の部位まで達する水素調整領域７ｃを備える。水素調整領域７ｃの側面および底面には、バリアメタル７１ｃが設けられる。また、水素調整領域７ｃ上には、層間絶縁膜２ｃが形成される。
また、半導体装置１ｃは、第２コンタクト５が設けられる層と同じ層にも、水素調整領域７２ｃを備える。水素調整領域７２ｃの側面および底面には、バリアメタル７３ｃが設けられる。水素調整領域７２ｃは、絶縁層２１を透過して下層の絶縁層２２まで拡散する水素ガスを吸蔵することによって、水素ガスによる記憶素子３１の特性の変化を抑制することができる。
図４に示す半導体装置１ｃを製造する場合には、まず、下層の絶縁層２２にバリアメタル５１，７３ｃ、第２コンタクト５、および水素調整領域７２ｃを形成する。次に、下部電極３３、記憶素子３１、上部電極３２、および保護膜６を順次形成する。
その後、上層の絶縁層２１を形成した後、バリアメタル７１ｃおよび水素調整領域７ｃを形成する。そして、絶縁層２１上に、さらに層間絶縁膜２ｃを形成した後、バリアメタル４１および第１コンタクト４を形成する。
このように、先に水素調整領域７ｃを形成し、水素調整領域７ｃの上面を層間絶縁膜２ｃによって被覆してから第１コンタクト４を形成するので、水素調整領域７ｃの金属が、第１コンタクト４の形成時にメタルコンタミとなることを防止することができる。
また、半導体装置１ｃでは、水素調整領域７２ｃを形成するためのパターニングと、水素調整領域７ｃを形成するためのパターニングとが必要となるが、２回のパターニングにおいて、水素調整領域７２ｃ，７ｃの体積を微調整することができる。
例えば、先に形成される水素調整領域７２ｃの体積にバラツキが生じていた場合、後に形成される水素調整領域７ｃのパターニングによって、水素調整領域７２ｃの体積のバラツキが相殺する。これにより、上下に配置される水素調整領域７ｃ，７２ｃの合計体積が均等にすることができる。
［５．実施形態に係る水素調整領域の配置］
次に、図５を参照して、水素調整領域７の配置について説明する。図５は、実施形態に係る半導体装置の横断面図である。図５には、図１に示す半導体装置１を記憶素子３１が配置される平面で切断した切断面を模式的に示している。
図５に示すように、半導体装置１は、同一基板上に複数の記憶素子３１を備える。各記憶素子３１は、横断面の面積および縦方向の深さが等しく、全て同じ体積となるように形成される。
水素調整領域７は、隣設される記憶素子３１の間に設けられる。各水素調整領域７は、例えば、各記憶素子３１を囲む四隅に設けられる。図５に示す領域内においては、各水素調整領域７は、横断面の面積および縦方向の深さが等しく、全て同じ体積となるように形成され、直近の記憶素子３１までの距離が全て等距離となるように配置される。これにより、半導体装置１は、各記憶素子３１による情報の保持力が均一になる。
［６．第４変形例に係る半導体装置の水素調整領域の配置］
次に、図６を参照して、第４変形例に係る半導体装置１ｄの水素調整領域７ｄの配置について説明する。図６は、実施形態の第４変形例に係る半導体装置の横断面図である。図６には、半導体装置１ｄを記憶素子３１が配置される平面で切断した切断面を模式的に示している。
図６に示すように、水素調整領域７ｄは、例えば、横断面視において格子状に形成される。水素調整領域７ｄと絶縁層２１との間には、バリアメタル７１ｄが設けられる。そして、各記憶素子３１は、水素調整領域７ｄの格子によって囲まれる位置に設けられる。このように、水素調整領域７ｄは、第１コンタクト４から第２コンタクト５へ向かう方向と直交する面内において記憶素子３１の全周囲を囲むように設けられる。
これにより、水素調整領域７ｄは、図５に示す水素調整領域７よりも各記憶素子３１の周囲の絶縁層２１から多くの水素ガスを吸蔵することができる。したがって、半導体装置１ｄは、図５に示す半導体装置１よりも情報の保持力が大きな記憶素子３１を備えることができる。
［７．第５変形例に係る半導体装置の水素調整領域の配置］
次に、図７を参照して、第５変形例に係る半導体装置１ｅの水素調整領域７，７ｅの配置について説明する。図７は、実施形態の第４変形例に係る半導体装置の横断面図である。図７には、半導体装置１ｅを記憶素子３１が配置される平面で切断した切断面を模式的に示している。
図７に示すように、半導体装置１ｅは、同一基板上に、第１のセルブロックが設けられる第１の領域１０と、第２のセルブロックが設けられる第２の領域２０とを備える。第１の領域１０および第２の領域２０には、それぞれ複数の記憶素子３１が設けられる。
各記憶素子３１は、横断面の面積および縦方向の深さが等しく、全て同じ体積となるように形成される。第１の領域１０には、図５に示した水素調整領域７と同一形状の水素調整領域７が、図５に示した配置と同一の配置で設けられる。
一方、第２の領域２０には、第１の領域１０に設けられるものよりも、横断面の面積が大きく、深さが第１の領域１０に設けられるものと同一の深さ、または同一の深さ以上の深さの水素調整領域７ｅが設けられる。
水素調整領域７ｅは、例えば、各記憶素子３１を囲む四隅に設けられ、直近の記憶素子３１までの距離が全て等距離となるように配置される。水素調整領域７ｅと絶縁層２１との間には、バリアメタル７１ｅが設けられる。
第２の領域２０の水素調整領域７ｅは、第１の領域１０の水素調整領域７よりも体積が大きい。このため、第２の領域２０の水素調整領域７ｅは、第１の領域１０の水素調整領域７よりも各記憶素子３１の周囲の絶縁層２１から多くの水素ガスを吸蔵することができる。したがって、第２の領域２０の記憶素子３１は、第１の領域１０の記憶素子３１よりも情報の保持力が大きくなる。
このように、半導体装置１ｅは、第１の領域１０に情報の保持力が比較的小さい記憶素子３１を備え、第２の領域２０に情報の保持力が比較的大きい記憶素子３１を備える。第５変形例によれば、１回のパターニングによって第１の領域１０と第２の領域２０とで、形成する水素調整領域７，７ｅの体積を異ならせることにより、同一基板上に特性が異なる記憶素子３１の作り分けが可能になる。
［８．半導体装置の製造工程］
次に、図８を参照して、実施形態に係る半導体装置１の製造工程について説明する。図８は、本開示の実施形態に係る半導体装置の製造工程を示すフローチャートである。
図８における左列には、一般的な記憶素子を備える半導体装置の製造工程を示している。図８における右列には、本実施形態に係る水素調整領域７，７ａ，７ｃ，７２ｃ，７ｄ，７ｅの製造工程を示している。
例えば、記憶素子３１を備える半導体装置を製造する場合、まず、下層の絶縁層２２に第２コンタクト５を形成する（ステップＳ１０１）。このとき、絶縁層２２上にフォトレジストを成膜し、フォトリソグラフィによって、第２コンタクト５の形成位置におけるフォトレジストを除去する。
次に、残ったフォトレジストをマスクとして使用してＲＩＥを行い、第２コンタクト５用の孔を絶縁層２２に形成し、例えば、スパッタリングによって、孔の内周面にバリアメタル５１を成膜した後、孔に第２コンタクト５の材料となる金属を埋設して、例えばＣＭＰ（Chemical Mechanical Polishing）で絶縁層２２上に堆積した金属膜を除去することで第２コンタクト５を形成する。
続いて、絶縁層２２上に、下部電極膜を成膜し（ステップＳ１０２）、記憶素子膜を成膜し（ステップＳ１０３）、上部電極膜を成膜する（ステップＳ１０４）。次に、例えば積層体３を選択的に形成するためのハードマスク層を成膜し、フォトリソグラフィによって第２コンタクト５上にフォトレジストをパターニングする（ステップＳ１０５）。
続いて、パターニングしたフォトレジストをマスクとして使用したエッチングにより、ハードマスクの形成及び不要な部分の上部電極膜、記憶素子膜、及び下部電極膜を除去する（ステップＳ１０６）。これにより、第２コンタクト５上に、下部電極３３、記憶素子３１、および上部電極３２が順次積層された積層体３が形成される。
続いて、絶縁層２２および積層体３を被覆するように、保護膜６を成膜する（ステップＳ１０７）。続いて、層間絶縁膜を成膜する（ステップＳ１０８）ことによって、上層の絶縁層２１を形成する。その後、例えば、ＣＭＰによって、絶縁層２１の上面を平坦化する（ステップＳ１０９）。
続いて、第１コンタクト４を形成する（ステップＳ１１０）。このとき、絶縁層２１上にフォトレジストを成膜し、フォトリソグラフィによって、第１コンタクト４の形成位置におけるフォトレジストを除去する。
次に、残ったフォトレジストをマスクとして使用してＲＩＥを行い、上部電極３２まで達する第１コンタクト４用の孔を絶縁層２１に形成し、例えば、スパッタリングによって、孔の内周面にバリアメタル４１を成膜した後、孔に第１コンタクト４の材料となる金属を埋設して、例えばＣＭＰで絶縁層２１上に堆積した金属膜を除去することで第１コンタクト４を形成する。
その後、絶縁層２１内及び絶縁層２１上に配線層を形成して（ステップＳ１１１）、記憶素子３１を備える半導体装置が完成する。この半導体装置に、水素調整領域７，７ａ，７ｃ，７２ｃ，７ｄ，７ｅを設ける場合、上記した製造工程の途中に、ステップＳ２０１～Ｓ２０６の工程を追加する。
図８に示すように、水素調整領域７，７ａ，７ｃ，７２ｃ，７ｄ，７ｅを形成する場合、まず、水素調整領域パターンフォトリソグラフィを行う（ステップＳ２０１）。ここでは、絶縁層２１または絶縁層２２の上面にフォトレジストを成膜し、フォトリソグラフィによって、水素調整領域７，７ａ，７ｃ，７２ｃ，７ｄ，７ｅの形成位置におけるフォトレジストを除去する。
続いて、残ったフォトレジストをマスクとして使用したエッチングにより（ステップＳ２０２）、絶縁層２１または絶縁層２２に、水素調整領域７，７ａ，７ｃ，７２ｃ，７ｄ，７ｅ形成用の孔を形成する。
その後、形成した孔の内周面をバリアメタル７１，７１ａ，７１ｃ，７１ｄ，７１ｅによって被覆した後、水素調整膜を成膜する（ステップＳ１０３）。このとき、水素調整膜によって孔が埋められて、絶縁層２１内または絶縁層２２内に、水素調整領域７，７ａ，７ｃ，７２ｃ，７ｄ，７ｅが形成される。
続いて、水素調整膜に対してＣＭＰを行って絶縁層２１または絶縁層２２の上面を露出させる（ステップＳ２０４）。その後、絶縁層２１上または絶縁層２２上、および水素調整領域７，７ａ，７ｃ，７２ｃ，７ｄ，７ｅ上に層間絶縁膜を製膜する（ステップＳ２０５）。
最後に、絶縁層２１または絶縁層２２の上面に対してＣＭＰを行い（ステップＳ２０６）、絶縁層２１または絶縁層２２の上面を平坦化させて、水素調整領域７，７ａ，７ｃ，７２ｃ，７ｄ，７ｅの形成工程を終了する。なお、Ｓ２０５及びＳ２０６に関しては、ウェハ表面への水素調整膜の露出を懸念する場合などに適宜行う。
ここで、例えば、第２コンタクト５が設けられる層と同じ層に水素調整領域７２ｃ（図参照）を形成する場合、ステップＳ１０１の工程の前、またはステップＳ１０１の工程とステップＳ１０２の工程との間に、ステップＳ２０１～２０４、必要に応じてＳ２０５～Ｓ２０６の工程を挿入する。
また、例えば、第１コンタクト４が設けられる層と同じ層、および積層体３が設けられる層と同じ層に、水素調整領域７，７ｃ，７ｄ，７ｅを形成する場合、ステップＳ１０９の工程とステップＳ１１０の工程との間、またはステップＳ１１０の工程とステップＳ１１１の工程との間に、ステップＳ２０１～２０４、必要に応じてＳ２０５～Ｓ２０６の工程を挿入する。また、第１コンタクト４が設けられる層から第２コンタクト５が設けられる層まで達する水素調整領域７ａを形成する場合にも、ステップＳ１０９の工程とステップＳ１１０の工程との間、またはステップＳ１１０の工程とステップＳ１１１の工程との間に、ステップＳ２０１～２０４、必要に応じてＳ２０５～Ｓ２０６の工程を挿入する。
［９．効果］
半導体装置１は、記憶素子３１と、上部電極３２と、下部電極３３と、保護膜６と、水素調整領域７とを有する。記憶素子３１は、絶縁層２１に埋設される。上部電極３２は、記憶素子３１および第１コンタクト４間を接続する。下部電極３３は、記憶素子３１を挟んで上部電極３２とは反対側に位置し、記憶素子３１および第２コンタクト５間を接続する。保護膜６は、記憶素子３１、上部電極３２、および下部電極３３を含む積層体３における第１コンタクト４との接続面および第２コンタクト５との接続面を除く周面を被覆する。水素調整領域７は、積層体３との間に絶縁層２１内の絶縁膜２３を挟んで絶縁層２１に埋設され、水素を吸蔵する。これにより、半導体装置１は、１回のパターニングによって、体積が異なる複数の水素調整領域７の形成が可能となるので、製造コストを低減することができる。
水素調整領域７は、絶縁層２１における第１コンタクト４が設けられる層と同じ層に設けられる。水素調整領域７は、絶縁層２１よりも上層に形成される多層配線層から侵入する水素ガスを記憶素子３１に侵入する前に吸蔵する。これにより、水素調整領域７は、水素ガスによる記憶素子３１の特性の変化を抑制することができる。
水素調整領域７は、絶縁層２１における積層体３が設けられる層と同じ層に設けられる。これにより、水素調整領域７は、絶縁層２１のなかで記憶素子３１に最も近い位置に存在する水素ガスを吸蔵することによって、水素ガスによる記憶素子３１の特性の変化を抑制することができる。
水素調整領域７２ｃは、絶縁層２２における第２コンタクト５が設けられる層と同じ層に設けられる。これにより、水素調整領域７２ｃは、下層の絶縁層２２に拡散する水素ガスを吸蔵することによって、水素ガスによる記憶素子３１の特性の変化を抑制することができる。
保護膜６は、第１コンタクト４および積層体３が埋設される絶縁層２１と、第２コンタクト５が埋設される絶縁層２２との層間まで延在する。水素調整領域７ａは、保護膜６における層間の部位を貫通する。水素調整領域７ａは、絶縁層２１における第１コンタクト４が設けられる層と同じ層、積層体３が設けられる層と同じ層、および絶縁層２２における第２コンタクト５が設けられる層と同じ層に、１回のパターニングによって形成が可能である。
水素調整領域７は、隣設される記憶素子３１の間に設けられる。これにより、半導体装置１は、各記憶素子３１による情報の保持力が均一になる。
水素調整領域７ｄは、第１コンタクト４から第２コンタクト５へ向かう方向と直交する面内において記憶素子３１の全周囲を囲むように設けられる。これにより、水素調整領域７ｄは、図５に示す水素調整領域７よりも各記憶素子３１の周囲の絶縁層２１から多くの水素ガスを吸蔵することができる。したがって、半導体装置１ｄは、図５に示す半導体装置１よりも情報の保持力が大きな記憶素子３１を備えることができる。
複数の記憶素子３１が設けられる第１の領域１０と、複数の記憶素子３１が設けられる第２の領域２０とでは、水素調整領域７，７ｅの体積が異なる。これにより、半導体装置１ｅは、同一基板上に特性が異なる記憶素子３１の作り分けが可能になる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
絶縁層に埋設される記憶素子と、
前記記憶素子および第１コンタクト間を接続する上部電極と、
前記記憶素子を挟んで前記上部電極とは反対側に位置し、前記記憶素子および第２コンタクト間を接続する下部電極と、
前記記憶素子、前記上部電極、および前記下部電極を含む積層体における前記第１コンタクトとの接続面および前記第２コンタクトとの接続面を除く周面を被覆する保護膜と、
前記積層体との間に前記絶縁層内の絶縁膜を挟んで前記絶縁層に埋設され、水素を吸蔵する水素調整領域と
を有する半導体装置。
（２）
前記水素調整領域は、
前記絶縁層における前記第１コンタクトが設けられる層と同じ層に設けられる
前記（１）に記載の半導体装置。
（３）
前記水素調整領域は、
前記絶縁層における前記積層体が設けられる層と同じ層に設けられる
前記（１）または（２）に記載の半導体装置。
（４）
前記水素調整領域は、
前記絶縁層における前記第２コンタクトが設けられる層と同じ層に設けられる
前記（１）～（３）のいずれか一つに記載の半導体装置。
（５）
前記保護膜は、
前記第１コンタクトおよび前記積層体が埋設される絶縁層と、前記第２コンタクトが埋設される絶縁層との層間まで延在し、
前記水素調整領域は、
前記保護膜における前記層間の部位を貫通する
前記（１）～（４）のいずれか一つに記載の半導体装置。
（６）
前記水素調整領域は、
隣設される前記記憶素子の間に設けられる
前記（１）～（５）のいずれか一つに記載の半導体装置。
（７）
前記水素調整領域は、
前記第１コンタクトから第２コンタクトへ向かう方向と直交する面内において前記記憶素子の全周囲を囲むように設けられる
前記（１）～（６）のいずれか一つに記載の半導体装置。
（８）
複数の前記記憶素子が設けられる第１の領域と、複数の前記記憶素子が設けられる第２の領域とでは、前記水素調整領域の体積が異なる
前記（１）～（７）のいずれか一つに記載の半導体装置。
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ 半導体装置
２１，２２ 絶縁層
２３ 絶縁膜
３ 積層体
３１ 記憶素子
３２ 上部電極
３３ 下部電極
４ 第１コンタクト
５ 第２コンタクト
６，６ｂ 保護膜
７，７ａ，７ｃ，７２ｃ，７ｄ，７ｅ 水素調整領域
４１，５１，７１，７１ａ，７１ｃ，７３ｃ，７１ｄ，７１ｅ バリアメタル

Claims (8)

  1. 絶縁層に埋設される記憶素子と、
    前記記憶素子および第１コンタクト間を接続する上部電極と、
    前記記憶素子を挟んで前記上部電極とは反対側に位置し、前記記憶素子および第２コンタクト間を接続する下部電極と、
    前記記憶素子、前記上部電極、および前記下部電極を含む積層体における前記第１コンタクトとの接続面および前記第２コンタクトとの接続面を除く周面を被覆する保護膜と、
    前記積層体との間に前記絶縁層内の絶縁膜を挟んで前記絶縁層に埋設され、水素を吸蔵する水素調整領域と
    を有する半導体装置。
  2. 前記水素調整領域は、
    前記絶縁層における前記第１コンタクトが設けられる層と同じ層に設けられる
    請求項１に記載の半導体装置。
  3. 前記水素調整領域は、
    前記絶縁層における前記積層体が設けられる層と同じ層に設けられる
    請求項１に記載の半導体装置。
  4. 前記水素調整領域は、
    前記絶縁層における前記第２コンタクトが設けられる層と同じ層に設けられる
    請求項１に記載の半導体装置。
  5. 前記保護膜は、
    前記第１コンタクトおよび前記積層体が埋設される絶縁層と、前記第２コンタクトが埋設される絶縁層との層間まで延在し、
    前記水素調整領域は、
    前記保護膜における前記層間の部位を貫通する
    請求項１に記載の半導体装置。
  6. 前記水素調整領域は、
    隣設される前記記憶素子の間に設けられる
    請求項１に記載の半導体装置。
  7. 前記水素調整領域は、
    前記第１コンタクトから第２コンタクトへ向かう方向と直交する面内において前記記憶素子の全周囲を囲むように設けられる
    請求項１に記載の半導体装置。
  8. 複数の前記記憶素子が設けられる第１の領域と、複数の前記記憶素子が設けられる第２の領域とでは、前記水素調整領域の体積が異なる
    請求項１に記載の半導体装置。
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