KR20090014958A - 자기 기억 장치의 제조 방법 및 자기 기억 장치 - Google Patents

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KR20090014958A
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슈우이찌 우에노
하루오 후루따
료오지 마쯔다
다쯔야 후꾸무라
신 하세가와
신야 히라노
히로유끼 찌바하라
히로시 오오시따
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명의 과제는 TMR 소자의 기입 전류의 편차를 저감시킬 수 있어, 신뢰성이 높고, 또한 소형화가 가능한 자기 기억 장치를 제공하는 것이다.
TMR 소자를 포함하는 자기 기억 장치의 제조 방법이 하층 배선층을 형성하는 공정과, 하층 배선층 상에 층간 절연층을 형성하는 공정과, 층간 절연층에 하층 배선층이 노출되도록 개구부를 형성하는 공정과, 층간 절연층 및 개구부의 내면을 덮도록 배리어 메탈층을 형성하는 공정과, 개구부를 메워 넣도록 배리어 메탈층 상에 금속층을 형성하는 공정과, 배리어 메탈층을 스토퍼에 이용하여 배리어 메탈층 상의 금속층을 연마 제거하여, 개구부에 메워 넣어진 금속층과 배리어 메탈층을 포함하는 배선층을 형성하는 연마 공정과, 배선층 상에 TMR 소자를 제작하는 소자 제작 공정을 포함한다.
TMR 소자, 자기 기억 장치, 층간 절연층, 배리어 메탈층, 메모리 셀

Description

자기 기억 장치의 제조 방법 및 자기 기억 장치{METHOD OF PRODUCING MAGNETIC MEMORY DEVICE AND MAGNETIC MEMORY DEVICE}
본 발명은 자기 기억 장치의 제조 방법 및 그 구조에 관한 것으로, 특히 메모리 셀의 특성 편차를 저감시킬 수 있는 비휘발성 자기 기억 장치의 제조 방법 및 그 구조에 관한 것이다.
종래 구조의 MRAM에서는 디지트 라인과 비트 라인 사이에 TMR(Tunneling Magneto Resistance) 소자가 배치되어 있다. TMR 소자는 배선층 상에 형성되어 절연층과 이것을 사이에 두도록 설치된 프리층과 핀층으로 이루어진다. 또한, TMR 소자는 MTJ(Magnetic Tunneling Junction) 소자라고 칭하는 경우도 있다.
이러한 MRAM에서는 층간 절연막에 개구부가 형성되고, 그 위에, 예를 들어 스퍼터법으로 금속층을 형성한 후, CMP법을 이용하여 표면을 평탄화하여 하층의 배선과 TMR 소자를 접속하는 배선층에 접속하는 플러그가 형성되는 경우가 있다. 또한, 배선층 상에는 프리층, 절연층 및 핀층이 차례로 적층 형성된다.
[특허문헌 1] 일본 특허 공개 제2000-277612호 공보
MRAM에서는 배선층에 접속하는 플러그의 표면이 CMP법을 이용하여 평탄화되는 경우, 층간 절연막의 막 두께에 편차가 발생한다. 이 결과, TMR 소자마다 디지트 라인과 프리층 사이의 거리에 편차가 발생하여져, TMR 소자의 기입 전류에 편차가 발생한다는 문제가 있었다.
또한, TMR 소자가 상부에 적재되는 배선층의 표면에 미시적인 거칠거칠함이 발생한 경우, 절연층의 막 두께에도 미시적으로 편차가 발생하여(네일 커플링), TMR 소자의 기입 전류에 편차가 발생한다는 문제가 있었다.
또한, 배선층의 표면의 요철이나 거칠거칠함은, 특히 하층의 배선과 접속하는 개구부 주변에 발생하기 쉽다. 이로 인해, 거칠거칠함이 발생하지 않은 경우에 비교하여 개구부와 TMR 소자 사이의 거리를 크게 할 필요가 있어 MRAM의 소형화가 곤란했다.
또한, 스퍼터법으로 배선층을 형성한 경우, 개구부의 구석부에 있어서 배선층의 막 두께가 얇아진다. 이 결과, 이 부분으로부터 산소가 개구부의 하부에 침입하여 개구부 하부의 플러그가 부식되어, 신뢰성이 저하된다는 문제가 있었다.
그래서, 본 발명은 TMR 소자의 기입 전류의 편차를 저감시킬 수 있어, 신뢰성이 높고, 또한 소형화가 가능한 자기 기억 장치의 제조 방법의 제공을 목적으로 한다.
본 발명은 TMR 소자를 포함하는 자기 기억 장치의 제조 방법이며, 하층 배선 층을 형성하는 공정과, 하층 배선층 상에 층간 절연층을 형성하는 공정과, 층간 절연층에 하층 배선층이 노출되도록 개구부를 형성하는 공정과, 층간 절연층 및 개구부의 내면을 덮도록 배리어 메탈층을 형성하는 공정과, 개구부를 메워 넣도록 배리어 메탈층 상에 금속층을 형성하는 공정과, 배리어 메탈층을 스토퍼에 이용하여 배리어 메탈층 상의 금속층을 연마 제거하여, 개구부에 메워 넣어진 금속층과 배리어 메탈층을 포함하는 배선층을 형성하는 연마 공정과, 배선층 상에 TMR 소자를 제작하는 소자 제작 공정을 포함하는 것을 특징으로 하는 자기 기억 장치의 제조 방법이다.
또한, 본 발명은 TMR 소자를 포함하는 자기 기억 장치이며, 하층 배선층과, 하층 배선층 상에 설치된 층간 절연층과, 하층 배선층이 노출되도록 층간 절연층에 형성된 개구부와, 층간 절연층 및 개구부의 내면을 덮는 배리어 메탈층과 개구부에 메워 넣어진 금속층을 포함하는 배선층과, 배선층 상에 설치되어 하부 자성막, 터널 절연막 및 상부 자성막을 포함하는 TMR 소자를 포함하는 것을 특징으로 하는 자기 기억 장치이다.
이상과 같이, 본 발명에 관한 자기 기억 장치의 제조 방법에서는 TMR 소자의 기입 전류의 편차를 저감시킬 수 있어, 신뢰성이 높고, 또한 소형화가 가능한 자기 기억 장치의 제공이 가능해진다.
또한, 본 발명에 관한 자기 기억 장치에서는 TMR 소자의 기입 전류의 편차를 저감시킬 수 있어, 소형화된 자기 기억 장치의 제공이 가능해진다.
(제1 실시 형태)
도1은 본 제1 실시 형태에 관한 자기 기억 장치이고, 구체적으로는 MRAM을 나타낸다. 도1의 (a)는 전체가 100으로 표현되는 MRAM의 사시도이고, 도1의 (b)는 그 회로도이다.
MRAM(100)은 TMR 소자(50)를 포함한다. TMR 소자(50)는 배선층(인출 전극)(20) 상에 형성되어 배선층(20)과 전기적으로 접속되어 있다. 배선층(20)은 트랜지스터(115)에 전기적으로 접속되어 있다. TMR 소자(50)의 하방에는 디지트 라인(154)이 설치되어 있다.
또한, TMR 소자(50)는 비트 라인(32)에도 접속되어 있다. 비트 라인(32)과 디지트 라인(50)은 대략 직교하는 방향으로 배치되어, 이들에 흐르게 한 전류에 의한 합성 자장에 의해 TMR 소자(50)의 프리층의 자장의 방향을 변화시킨다.
도2는 본 제1 실시 형태에 관한 MRAM(100)의 단면도이다.
MRAM(100)은 실리콘 기판(101)을 포함한다. 실리콘 기판(101)에는 트랜지스터(115)가 설치되어 있다. 트랜지스터(115) 상에는 제1 배선층(120)이 설치되어 있다. 제1 배선층(120)은 산화실리콘으로 이루어지는 층간 절연층(121)을 포함한다. 층간 절연층(121)에는 개구부가 형성되고, 그 중에 TiN/Ti로 이루어지는 배리어 메탈층(122)과, 텅스텐으로 이루어지는 콘택트 플러그(123)가 메워 넣어져 있다.
제1 배선층(120) 상에는 질화실리콘으로 이루어지는 층간 절연막(125)을 개 재하여 제2 배선층(130)이 설치되어 있다. 제2 배선층(130)은 산화실리콘으로 이루어지는 층간 절연층(131)을 포함한다. 층간 절연층(131)에는 개구부가 형성되고, 그 중에 TaN/Ta로 이루어지는 배리어 메탈층(132)과, 구리로 이루어지는 콘택트 플러그(133)가 메워 넣어져 있다.
제2 배선층(130) 상에는 층간 절연막(135)을 개재하여 제3 배선층(140)이 설치되어 있다. 또한, 제3 배선층(140) 상에는 층간 절연막(145)을 개재하여 제4 배선층(150)이 설치되어 있다. 제3 배선층(140), 제4 배선층(150)은 각각 층간 절연층(141, 151)을 포함하고, 층간 절연층(141, 151)에는 각각 배리어 메탈층(142, 152)을 통해 콘택트 플러그(143, 153)가 메워 넣어져 있다. 제4 배선층(150) 중에는, 또한, 예를 들어 구리로 이루어지는 디지트 라인(DL)(154)이 형성되어 있다.
제4 배선층(150) 상에는 층간 절연막(155)을 개재하여 MRAM의 메모리 셀(160)이 설치되어 있다. 메모리 셀(160) 상에는, 예를 들어 구리로 이루어지는 비트 라인(BL)(170)이 설치되어 있다.
다음에, MRAM(100)에 포함되는 메모리 셀(160)에 대해 도3을 참조하면서 상세하게 설명한다. 도3은 MRAM(100)에 포함되는 메모리 셀(160)의 단면도이고, 도3 중, 도2와 동일한 부호는 동일 또는 상당 개소를 나타낸다.
메모리 셀(160)은, 예를 들어 산화실리콘으로 이루어지는 제1 층간 절연층(11)을 포함한다. 제1 층간 절연층(11) 중에는 개구부(15)가 형성되고, 그 안에 제1 금속층(배리어 메탈층)(21)을 개재하여 배선층(플러그)(23)이 메워 넣어져 있다. 예를 들어, 제1 금속층(21)은 탄탈로 이루어지고, 배선층(23)은 구리로 이루 어진다. 제1 금속층(21), 배선층(23)을 덮도록, 예를 들어 탄탈로 이루어지는 제2 금속층(22)이 설치되어 있다. 제1 금속층(21)과 제2 금속층(22)으로 하부 전극(인출선)(20)이 형성된다.
하부 전극(20) 상에는 TMR(Tunneling Magneto-Resistance) 소자(50)가 설치되어 있다. TMR 소자(50)는 하부 자성막(핀층)(51), 상부 자성막(프리층)(53) 및 이들 사이에 있는 터널 절연막(52)으로 이루어진다. TMR 소자(50)를 구성하는 하부 자성막(51), 상부 자성막(53)은, 예를 들어 파머로이계 금속 등의 강자성체막으로 이루어진다. 또한, 터널 절연막(52)은, 예를 들어 알루미나나 MgO로 이루어지고, 막 두께는 10 ㎚ 정도이다. 상부 자성막(53) 상에는, 예를 들어 탄탈로 이루어지는 상부 전극(60)이 설치되어 있다.
또한, 하부 전극(20)이나 TMR 소자(50)를 덮도록, 예를 들어 질화실리콘으로 이루어지는 층간 절연막(13), 산화실리콘으로 이루어지는 제2 층간 절연층(12)이 설치되어 있다. 제2 층간 절연층(12) 상에 설치된 배리어 메탈(171), 금속층(32)은 비트 라인(BL)(170)의 일부이다. 배리어 메탈(171)은, 예를 들어 TaN/Ta로 이루어지고, 금속층(32)은 구리로 이루어진다.
다음에, 도4, 도5를 이용하여 본 실시 형태에 관한 MRAM(100)의 제조 방법에 대해 설명한다. 도4, 도5 중, 도3과 동일한 부호는 동일 또는 상당 개소를 나타낸다.
MRAM(100)의 제조 방법에서는, 우선 실리콘 기판(101) 상에 트랜지스터(115)를 형성한 후, 제1 배선층(120), 제2 배선층(130), 제3 배선층(140) 및 제4 배선 층(150)을 차례로 형성한다. 제4 배선층(150)까지의 제작에는 종래의 제조 방법을 이용한다.
계속해서, 제4 배선층(150) 상에 메모리 셀(160)을 제작한다. 메모리 셀(160)의 제작 공정은 이하의 공정 1 내지 12를 포함한다.
공정 1 : 도4의 (a)는 제4 배선층(150)의 상부의 단면도이다. 층간 절연층(151)에는 배리어 메탈층(152)을 통해 콘택트 플러그(153)가 메워 넣어져 있다. 또한, 층간 절연층(151)에는 배리어 메탈층(152)을 통해 디지트 라인(DL)(154)이 형성되어 있다.
공정 2 : 도4의 (b)에 도시한 바와 같이, 층간 절연층(151) 상에 질화실리콘으로 이루어지는 층간 절연막(155), 산화실리콘으로 이루어지는 제1 층간 절연층(11)을, CVD법 등을 이용하여 차례로 형성한다.
공정 3 : 도4의 (c)에 도시한 바와 같이, 포토리소그래피법을 이용하여 제1 층간 절연층(11), 층간 절연막(155)을 에칭하여 개구부(15)를 형성한다. 개구부(15)의 저면에는 콘택트 플러그(153)가 노출된다.
공정 4 : 도4의 (d)에 도시한 바와 같이, 제1 금속층(배리어 메탈층)(21)을 형성한다. 제1 금속층(배리어 메탈층)(21)의 형성에는, 예를 들어 CVD법 등이 이용된다. 제1 금속층(21)은 Ta나 TaN, 또는 Ta/TaN과 같은 다층 구조로 이루어지고, 예를 들어 구리의 CMP에 이용되는 연마 금속의 표면을 산화시켜 기계적으로 약하게 한 후 연마포와 연마용 입자로 문질러 떨어뜨리는 화학 반응을 베이스로 한 CMP에 대해 높은 내성을 갖는다. 또한, 배선층(23)으로부터의 확산을 억제하는, 도전성이 있는 배리어 메탈로서도 기능한다.
공정 5 : 도4의 (e)에 도시한 바와 같이, 제1 금속층(21) 상에 제1 금속층(21)에 의해 형성된 개구부(15')를 메워 넣도록, 예를 들어 구리로 이루어지는 배선층(플러그)(23)이 형성된다. 배선층(23)의 형성에는, 예를 들어 도금법이 이용된다. 배선층(23)의 재료에는 구리 외에, 화학 작용을 베이스로 한 CMP로 제거할 수 있는 W, Ru, Pt, Al, Si(다결정 Si), Ti, TiN, Ni, Fe, Cr이나 이들의 합금 등을 이용해도 상관없다.
공정 6 : 도4의 (f)에 도시한 바와 같이, CMP법을 이용하여 배선층(23)의 막 두께를 줄여, 제1 금속층(21)에 의해 형성된 개구부(15') 중에만 배선층(23)을 남긴다. 이러한 CMP 공정에서는 제1 금속층(21)을 스토퍼층으로서 이용한다.
구체적으로는 배선층(23)의 재료에 구리를 이용하고, 제1 금속층(배리어 메탈층)(21)에 Ta/TaN을 이용한 경우(Cu-CMP), 이들 재료간의 선택비를 크게 하기 위해서는, 예를 들어 Fujimi사제 PL-7105를 슬러리에 이용하여, 회전수 100 rpm, 압박 압력 20 ㎪의 조건으로 Ta가 노출될 때까지 연마를 행한다. 이때, Ta/TaN과의 선택비가 높기 때문에, 구리의 잔사를 남기지 않기 위해서는, 어느 정도 길게 연마(오버 에칭)를 행한다. 물론, 메워 넣어진 구리의 배선층(23)의 상부의 오목부량을 줄이기 위해, 압박 압력을 10 ㎪로 내려서 연마를 해도 좋다.
공정 7 : 도4의 (g)에 도시한 바와 같이, 전면을 덮도록 제2 금속층(22)을 CVD법 등으로 형성한다. 제2 금속층(22)에는, 예를 들어 Ta나 TaN, 자기 특성에 영향이 적은 NiFeCr, 또한 Cu, W, Si, Ru, Pt, Al, Ti, TiN, Fe, Cr 등의 도전성 재료를 이용할 수 있다.
또한, CMP 공정(공정 6)에 있어서, 제1 금속층(21)의 표면이 산화되어 금속 산화막이 형성되는 경우도 있으나, 배선 저항을 작게 하기 위해 금속 산화막은 없는 쪽이 바람직하다.
공정 8 : 도5의 (h)에 도시한 바와 같이, 제2 금속층(22) 상에 파머로이계 금속 등의 강자성체막, 알루미나나 MgO로 이루어지는 절연막, 강자성체막 및 탄탈을 포함하는 상부 전극층을 차례로 적층하여 포토리소그래피 기술, 에칭 기술을 이용하여 패터닝하고, 하부 자성막(핀층)(51), 상부 자성막(프리층)(53) 및 이들 사이에 끼워진 터널 절연막(52)으로 이루어지는 TMR 소자(50) 및 그 위의 상부 전극(60)을 형성한다.
공정 9 : 도5의 (i)에 도시한 바와 같이, 예를 들어 CVD법을 이용하여 전체면을 덮도록 질화실리콘층을 형성한다.
공정 10 : 도5의 (j)에 도시한 바와 같이, 포토리소그래피 기술을 이용하여 질화실리콘층을 선택적으로 에칭하여 층간 절연층(13)을 형성한다.
공정 11 : 도5의 (k)에 도시한 바와 같이, 층간 절연층(13)을 에칭 마스크에 이용하여 제2 금속층(22), 제1 금속층(21) 및 제1 층간 절연층(11)을 에칭한다. 에칭은 제1 층간 절연층(11)의 상면에서 정지시킬 수도 있으나, 제1 금속층(21)의 에칭 잔사를 완전히 제거하기 위해, 제1 층간 절연층(11)의 도중에 멈추도록 행한다. 여기서, 층간 절연막(13)은 TMR 소자(50)의 측면을 덮은 상태에서 제1 금속층(21) 및 제2 금속층(22)을 에칭할 수 있으므로, TMR 소자(50)의 측면에 에칭 잔 사나 레지스트 등의 유기물 오염에 의한 TMR 소자(50)의 특성 열화를 방지할 수 있다.
공정 12 : 도5의 (l)에 도시한 바와 같이, 산화실리콘으로 이루어지는 제2 층간 절연층(12)을 형성한다. 이상의 공정으로 메모리 셀(160)이 완성된다.
마지막으로, 상부 전극(60) 상의 제2 층간 절연층(12), 층간 절연층(13)을 에칭하여 개구부를 형성하여, 예를 들어 TaN/T로 이루어지는 배리어 메탈(171), 구리로 이루어지는 금속층(32)(비트 라인)을 도금법에 의해 형성하여 MRAM(100)이 완성된다.
또한, 공정 3[도4의 (c)]에 있어서, 개구부(15)를 형성하는 에칭 조건에 따라서는 개구부(15)의 측벽이 수직으로 되지 않고 비스듬해지는 경우가 있다. 도6은 개구부(15)의 측벽이 비스듬해진 경우의 메모리 셀(160)의 단면도이고, 도6 중, 도3과 동일한 부호는 동일하거나 또는 상당 개소를 나타낸다.
본 제1 실시 형태에 관한 MRAM(100)에서는 도6과 같은 구조의 메모리 셀(160)을 이용해도 상관없다. 도6의 메모리 셀(160)에서는 개구부(15)의 에칭 공정에서 측벽부가 테이퍼 형상으로 되고, 그 중에 배선층(23)이 메워 넣어진 구조로 되어 있다. 이에 의해, 배선층(23)의 상면 주연부를 보다 평탄성을 높게 형성하는 것이 가능해지고, 또한 제1 금속층(21)의 배선층(23) 근방의 평탄성도 높게 할 수 있다.
이와 같은 개구부(15)의 측벽이 테이퍼 형상인 구조는 도11에 도시하는 본 제1 실시 형태에 관한 다른 메모리 셀(260)이나, 제2 실시 형태에 관한 메모리 셀(360, 460)에 적용할 수 있다.
다음에, 본 실시 형태에 관한 MRAM(100)의 특징에 대해 설명한다.
우선, 첫째로, 도7의 (a)는 본 제1 실시 형태에 관한 MRAM에 포함되는 TMR 소자(50)의 개략도이다. 또한, 도7의 (b)는 본 제1 실시 형태에 관한 TMR(50)의 단면의 모식도이고, 도7의 (c)는 종래의 TMR의 단면의 모식도이다. (b), (c)는 (a)의 A 평면에 있어서의 단면에 상당한다.
도7의 (b)에 도시한 바와 같이, 본 제1 실시 형태에 관한 TMR 소자(50)에서는 배선층(23)의 메워 넣기 공정이 제1 금속층(배리어 메탈층)(21)을 스토퍼층에 이용한 CMP법에 의해 행해진다. 이로 인해, 제1 금속층(21)의 표면은, 평탄성은 매우 양호해진다(도3 참조). 따라서, 제1 금속층(21) 상에 적층되는 제2 금속층(2), 하부 자성막(핀층)(51), 터널 절연막(52) 및 상부 자성막(프리층)(53)도 평탄한 막이 된다.
이에 대해, 도7의 (c)에 도시하는 종래의 TMR 소자에서는 미세한 요철을 갖는 하층 배선 상에 TMR 소자의 각 층이 형성된다. 이로 인해, 하층 배선의 표면의 거칠거칠함이 그대로 TMR 소자의 각 층의 평탄성에 영향을 미친다. 이 결과, 도7의 (c)에 도시한 바와 같이, 터널 절연막(52)의 두께가 불균일해져 거칠거칠함(b/a)이 발생하여, 네일 커플링(도면 중, 화살표로 표시)이라고 칭해지는 불필요한 자력선이 발생한다.
이에 의해, 종래의 TMR 소자에서는, 도7의 (c)의 우측 도면에 도시한 바와 같이 y축(자화축)에 대해 대칭이 되어야 할 자력선만큼 히스테리시스가 시프트된 다.
본 실시 형태에 관한 MRAM(100)에서는, 상술한 바와 같이 터널 절연막(52)은 하지(下地)의 평탄성의 편차의 범위 내에 있어서, 평탄하고 두께가 대략 일정해지므로, 불필요한 자력선은 발생하지 않아, 자기선만큼 히스테리시스는 y축(자화축) 대칭이 된다.
둘째로, 도8은 본 실시 형태에 관한 MRAM(100)의 부분 단면도이다. MRAM에서는 디지트 라인(DL)(154)의 중심(도8의 단면도에 있어서의 대각선의 교점)과, 상부 자성막(프리층)(53)의 중심과의 거리가 TMR 소자의 기입 전류(정보를 기입하기 위해 필요해지는 전류)의 크기에 영향을 미친다.
본 실시 형태에 관한 TMR 소자에서는, 상술한 바와 같이 제1 금속층(21)은 CMP 공정의 스토퍼층으로서 작용하여, 제1 층간 절연층(11)의 막 두께는 감소하지 않는다. 이로 인해, 디지트 라인(DL)(154)의 중심과, 상부 자성막(프리층)(53)의 중심과의 거리는 그 사이에 형성되는 제1 금속층(21) 등의 막 두께에 의해 정확하게 억제할 수 있어, MRAM(100)에 포함되는 복수의 TMR 소자 사이의 편차는 거의 없다. 따라서, MRAM(100)에 포함되는 복수의 TMR 소자의 기입 전류도 대략 일정한 값으로 할 수 있다.
셋째로, 도9는 메모리 셀을 위에서 본 경우의 개략도로, (a)는 본 실시 형태에 관한 메모리 셀, (b)는 종래의 메모리 셀이다. 메모리 셀에서는 하층 배선(20) 상에 TMR 소자(50)가 설치되어 있다. 하층 배선(20)의 하부는 배선층(23)과 접합되어 있다.
도9의 (a)에 도시하는 본 실시 형태에 관한 메모리 셀에서는, 상술한 바와 같이 제1 금속층(21)에 메워 넣어진 배선층(23)의 상면은 제1 금속층(21)의 표면과 대략 동일 평면이 되어, 양호한 평탄성을 갖는다. 이로 인해, 제조 프로세스의 얼라이언트 마진을 Δ로 한 경우, 배선층(23)과 TMR 소자(50)의 간격, 배선층(23)과 하층 배선(20)의 단부와의 간격을 적어도 Δ로 하면 되고, 도9의 (a)의 하부 도면에 도시한 바와 같이 메모리 셀의 소형화가 가능해진다.
이에 대해, 종래의 메모리 셀에서는 CPM 처리에서 배선층(23)을 형성하는 공정에 있어서, 제1 금속층(21)의 상면도 연마되므로, 배선층(23) 주위의 제1 금속층(21)에, 표면에 요철 또는 거칠거칠함이 있는 영역(23a)이 형성된다. 이로 인해, TMR 소자(50)가 영역(23a) 상에 형성되어, 상술한 네일 커플링 현상이 발생하지 않도록 하기 위해, 영역(23a)과 TMR 소자(50)의 간격, 영역(23a)과 하층 배선(20)의 단부와의 간격을 적어도 Δ로 할 필요가 있어, 도9의 (b)의 하부 도면에 도시한 바와 같이 메모리 셀의 소형화는 곤란하다.
넷째로, 도10은 종래의 MRAM의 배선층(23) 근방의 단면도이다. 종래의 제조 공정에서는 제1 층간 절연층(11), 층간 절연막(155)의 개구부(15)를 제작한 후, 스퍼터법을 이용하여 제1 금속층(배리어 메탈층)(21)을 형성하고 있었다. 이로 인해, 도10의 (a)에 도시한 바와 같이, 개구부(15)의 저면 구석부에 제1 금속층(21)이 얇은 영역(위크 포인트)이 형성되어 있었다.
이 결과, 도10의 (b)에 도시한 바와 같이, 위크 포인트(week point)를 통해, 예를 들어 산화실리콘으로 이루어지는 제2 층간 절연층(12)으로부터 산소가 콘택트 플러그(153) 중에 확산되어, 예를 들어 구리로 이루어지는 콘택트 플러그(153)가 산화되었다. 산화된 콘택트 플러그(153)는 체적이 팽창되어, 도10의 (c)에 도시한 바와 같이 산화구리 등의 산화금속층(14)이 개구부(15) 내에 형성되어, 전기 저항의 증가나 신뢰성의 저하를 초래하고 있었다.
이에 대해, 본 실시 형태에 관한 MRAM(100)에서는, 제1 금속층(21)을 CVD법으로 형성하기 때문에, 개구부(15) 내의 제1 금속층(배리어 메탈층)(21)의 막 두께는 대략 균일해져, 위크 포인트는 형성되지 않는다. 이로 인해, 산화금속층(14)이 형성되지 않아, 전기 저항의 증가나 신뢰성의 저하를 방지할 수 있다.
다음에, MRAM(100)에 이용되는 다른 메모리 셀 구조에 대해 설명한다. 도11은 메모리 셀(260)의 단면도이고, 도11 중, 도3과 동일한 부호는 동일 또는 상당 개소를 나타낸다.
메모리 셀(260)에서는 개구부(15)에 메워 넣어진 배선층(223)이 텅스텐으로 형성되어 있다. 이로 인해, 배선층(223)을 형성하는 CMP 공정에서 배선층(223)이 움푹해져, 중앙부가 움푹 들어간 오목부 형상으로 되어 있다. 한편, 배선층(223) 상의 제2 금속층(22)의 표면은 평탄하게 되어 있다. 다른 구조는 도3에 도시하는 메모리 셀(160)과 마찬가지이다. 여기서 중앙부가 움푹 들어간 배선층(223)은 구리로 형성되어 있어도 된다.
도12, 도13은 메모리 셀(260)을 포함하는 MRAM의 제조 방법을 도시하는 단면도이다. 도12, 도13 중 도4와 동일한 부호는 동일 또는 상당 개소를 나타낸다.
이러한 MRAM(100)의 제조 방법에서는 상술한 제조 방법과 마찬가지로, 우선, 실리콘 기판(101) 상에 트랜지스터(115)를 형성한 후, 제1 배선층(120), 제2 배선층(130), 제3 배선층(140) 및 제4 배선층(150)을 차례로 형성한다. 제4 배선층(150)까지의 제작에는 종래의 제조 방법을 이용한다.
계속해서, 제4 배선층(150) 상에 메모리 셀(260)을 제작한다. 메모리 셀(260)의 제작 공정은 이하의 공정 1 내지 12를 포함한다.
공정 1 : 상술한 제조 공정 1 내지 6을 행하여, 도12의 (a)에 도시한 바와 같이 CVD법 등으로 제1 금속층(21)에 의해 형성된 개구부(15') 중에, 예를 들어 텅스텐으로 이루어지는 배선층(223)을 메워 넣는다. 제1 금속층(배리어 메탈층)(21)의 형성에는 CVD법이, 배선층(223)의 형성에는 스퍼터법 또는 CVD법이 이용된다. 또한, 제1 금속층(21) 상의 배선층(223)의 제거는 제1 금속층(21)을 스토퍼층에 이용한 CMP법에 의해 행한다. 텅스텐은 구리에 비교하여 CMP 공정에서 연마되기 쉽기 때문에, 도12의 (a)에 도시한 바와 같이, 배선층(223)의 표면에 있어서 구리로 형성한 경우보다도 중앙 근방이 움푹 들어간 형상이 된다.
제1 금속층(배리어 메탈층)(21)의 표면으로부터 오목부 구조의 배선층(223)의 저부까지의, 제1 금속층(21)의 법선 방향의 거리는, TMR 소자(50)에 포함되는 터널 절연막(52)의 막 두께의 적합하게는 30 ％ 이하, 더욱 적합하게는 10 ％ 이하이다. 터널 절연막(52)의 막 두께는, 바람직하게는 10 ㎚ 정도이므로, 이러한 거리는 1 ㎚ 정도가 된다.
배선층(223)의 재료에 텅스텐을 이용하고(W-CMP), 제1 금속층(배리어 메탈층)(21)에 Ta/TaN을 이용한 경우, 이들 재료간의 선택비를 크게 하기 위해서는, 예 를 들어 Cabot사제 SS-W2000과 같은 표준적인 슬러리를 이용하여, 회전수 100 rpm, 압박 압력 30 ㎪의 조건으로 Ta/TaN이 노출될 때까지 연마를 행한다. 이때에도, 텅스텐의 잔사를 남기지 않기 위해서는, 어느 정도 길게 연마를 행하고, 배선층(23)의 상부의 오목부량을 줄이기 위해, 압박 압력을 내려서 연마한다.
공정 2 : 도12의 (b)에 도시한 바와 같이, 전체면을 덮도록 제2 금속층(22)을 형성한다. 제2 금속층(22)에는, 예를 들어 Ta나 TaN, 자기 특성에 영향이 적은 NiFeCr, 또한 Cu, W, Si, Ru, Pt, Al, Ti, TiN, Fe, Cr 등의 도전성 재료를 이용할 수 있다. 제2 금속층(22)의 상면에도 배선층(223)의 오목부에 대응한 오목부가 형성된다.
공정 3 : 도12의 (c)에 도시한 바와 같이, 제2 금속층(22)의 표면을 CMP 공정에서 평탄하게 한다. CMP 공정에서는 통상의 연마보다도 회전수를 높게 설정하고, 압박 압력을 낮게 설정한다. 예를 들어, 제2 금속층(22)이 Ta이면, 통상은 회전수 100 rpm, 압력 20 ㎪의 조건으로 CMP를 행하지만, 이것을, 회전수를 150 내지 200 rpm, 압력을 5 내지 10 ㎪의 조건으로 CMP한다.
또한, 제2 금속층(22)의 CMP에 보다 경도가 높은 연마포를 이용해도 된다. 또한, 표면 거칠기를 문제로 삼는 경우도 많기 때문에, 사용하는 연마용 입자는 흄드 실리카계보다도 콜로이달실리카계의 쪽이 바람직하다.
최근에는 연마의 단계마다 EPD가 절환되는 경우가 많기 때문에, 스루풋을 저하시키고 싶지 않은 경우에는 어느 정도 오목부가 작아질 때까지 통상의 조건으로 CMP 공정을 행하고, 계속해서 상술한 조건으로 고속 회전, 저압 연마를 행해도 된 다.
이러한 CMP 공정을 행함으로써, 도12의 (c)에 도시한 바와 같이 제2 금속층(22)의 표면을 평탄하게 할 수 있다.
공정 4 내지 8 : 도12의 (d)에 도시한 바와 같이, 제2 금속층(22) 상에 파머로이계 금속 등의 강자성체막, 알루미나나 MgO로 이루어지는 절연막, 강자성체막 및 상부 전극층을 차례로 적층한 후, 상술한 도5의 (h) 내지 (l)과 동일한 공정[도12의 (d) 내지 도13의 (i)]을 행함으로써, 도13의 (i)에 도시하는 메모리 셀(260)을 얻을 수 있다.
마직막으로, 상부 전극(60) 상의 제2 층간 절연층(12), 층간 절연층(13)을 에칭하여 개구부를 형성하고, 예를 들어 TaN/T로 이루어지는 배리어 메탈(171), 구리로 이루어지는 금속층(32)(비트 라인)을 형성하여 MRAM(100)이 완성된다.
이러한 메모리 셀(260)을 포함하는 MRAM에서도 상술한 메모리 셀(160)을 포함하는 MRAM과 동일한 특징이나 효과를 얻을 수 있다.
(제2 실시 형태)
도14는 전체가 300으로 표시되는, 본 제2 실시 형태에 관한 자기 기억 장치의 단면도이고, 구체적으로는 STT-RAM(Spin Torque Transfer-RAM)의 단면도를 도시한다. 도14 중, 도2와 동일한 부호는 동일 또는 상당 개소를 나타낸다.
STT-RAM(300)은 디지트 라인(DL)이 없고, 콘택트 플러그(153)의 상방에 TMR 소자(50)가 설치되어 있는 것 이외는 MRAM(100)과 동일한 구조로 되어 있다.
또한, 도14의 STT-RAM(300)에서는 콘택트 플러그(153)의 바로 위의 상방에 TMR 소자(50)를 설치하였으나, 도2의 MRAM(100)과 같이 콘택트 플러그(153)로부터 이격된 위치에 TMR 소자(50)를 설치해도 상관없다.
도15는 STT-RAM(300)의 메모리 셀(360)의 단면도이고, 도3과 동일한 부호는 동일 또는 상당 개소를 나타낸다. STT-RAM(300)에서는 개구부(15)에 제1 금속층(21)을 CVD법으로 형성한 후, 배선층(23)을 개구부에 메워 넣고, 제1 금속층(21)을 스토퍼층에 이용한 CMP법에 의해 배선층(23)을 형성한다. 배선층(23)은, 예를 들어 구리로 이루어진다.
이와 같은 STT-RAM(300)에서는 배선층(23)의 표면이 제1 금속층(21)과 대략 동일 평면이 된다. 이로 인해, 그 위에 형성되는 제2 금속층(22), 하부 자성막(핀층)(51), 터널 절연막(52) 및 상부 자성막(프리층)(53)도 평탄한 막이 되어, 네일 커플링의 발생을 방지할 수 있다.
또한, 콘택트 플러그(153)의 바로 위에 TMR 소자(50)를 형성할 수 있으므로, 메모리 셀의 소형화가 가능해진다.
또한, 제1 금속층(배리어 메탈층)(21)의 형성에는 CVD법을 이용하므로, 제1 금속층(21)의 막 두께는 대략 일정해져, 상술한 위크 포인트의 형성을 방지할 수 있다.
도16은 STT-RAM(300)에 이용되는 다른 메모리 셀(460)의 단면도이다. 도16 중, 도11과 동일한 부호는 동일 또는 상당 개소를 나타낸다.
메모리 셀(460)에서는 개구부(15)에 메워 넣어진 배선층(223)이 텅스텐으로 형성되고, 중앙부에 오목 형상의 오목부가 형성되어 있다. 한편, 배선층(223) 상 의 제2 금속층(22)의 표면은 평탄하게 되어 있다. 다른 구조는, 도15에 도시하는 메모리 셀(360)과 마찬가지이다.
또한, 메모리 셀(460)은 MRAM(100)에 포함되는 메모리 셀(260)과 대략 동일한 제조 공정으로 제작할 수 있다.
도1은 본 제1 실시 형태에 관한 MRAM의 도면.
도2는 본 제1 실시 형태에 관한 MRAM의 단면도.
도3은 본 제1 실시 형태에 관한 메모리 셀의 단면도.
도4는 본 제1 실시 형태에 관한 MRAM의 제조 공정의 단면도.
도5는 본 제1 실시 형태에 관한 MRAM의 제조 공정의 단면도.
도6은 본 제1 실시 형태에 관한 다른 메모리 셀의 단면도.
도7은 TMR 소자의 개략도.
도8은 본 실시 형태에 관한 MRAM(100)의 부분 단면도.
도9는 메모리 셀을 위에서 본 개략도.
도10은 종래의 MRAM의 배선층 근방의 단면도.
도11은 본 제1 실시 형태에 관한 다른 메모리 셀의 단면도.
도12는 본 제1 실시 형태에 관한 다른 MRAM의 제조 공정의 단면도.
도13은 본 제1 실시 형태에 관한 다른 MRAM의 제조 공정의 단면도.
도14는 본 제2 실시 형태에 관한 STT-RAM의 단면도.
도15는 본 제2 실시 형태에 관한 메모리 셀의 단면도.
도16은 본 제2 실시 형태에 관한 다른 메모리 셀의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 제1 층간 절연층
12 : 제2 층간 절연층
13 : 보호막
15 : 개구부
20 : 하층 배선
21 : 제1 금속층(배리어 메탈층)
22 : 제2 금속층
23 : 배선층
32 : 비트 라인(BL)

Claims (9)

  1. TMR 소자를 포함하는 자기 기억 장치의 제조 방법이며,
    하층 배선층을 형성하는 공정과,
    상기 하층 배선층 상에 층간 절연층을 형성하는 공정과,
    상기 층간 절연층에 상기 하층 배선층이 노출되도록 개구부를 형성하는 공정과,
    상기 층간 절연층 및 상기 개구부의 내면을 덮도록 배리어 메탈층을 형성하는 공정과,
    상기 개구부를 메워 넣도록 상기 배리어 메탈층 상에 금속층을 형성하는 공정과,
    상기 배리어 메탈층을 스토퍼에 이용하여 상기 배리어 메탈층 상의 상기 금속층을 연마 제거하여, 상기 개구부에 메워 넣어진 금속층과 상기 배리어 메탈층을 포함하는 배선층을 형성하는 연마 공정과,
    상기 배선층 상에 TMR 소자를 제작하는 소자 제작 공정을 포함하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  2. 제1항에 있어서, 상기 연마 공정과 상기 소자 제작 공정 사이에 상기 배리어 메탈층 및 상기 배선층을 덮는 제2 금속층을 형성하는 공정을 포함하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  3. 제1항에 있어서, 상기 배리어 메탈층이 CVD법으로 형성되는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  4. 제1항에 있어서, 상기 연마 공정이 CMP법에 의해 상기 금속층의 상면과 상기 배리어 메탈층의 표면이 대략 동일 평면이 될 때까지 상기 금속층의 막 두께를 줄이는 공정인 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  5. 제1항에 있어서, 상기 금속층이 구리로 이루어지고, 상기 배리어 메탈이 Ta를 포함하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  6. TMR 소자를 포함하는 자기 기억 장치이며,
    하층 배선층과,
    상기 하층 배선층 상에 설치된 층간 절연층과,
    상기 하층 배선층이 노출되도록 상기 층간 절연층에 형성된 개구부와,
    상기 층간 절연층 및 상기 개구부의 내면을 덮는 배리어 메탈층과, 상기 개구부에 메워 넣어진 금속층을 포함하는 배선층과,
    상기 배선층 상에 설치되어 하부 자성막, 터널 절연막 및 상부 자성막을 포함하는 TMR 소자를 포함하는 것을 특징으로 하는 자기 기억 장치.
  7. 제6항에 있어서, 상기 배리어 메탈층의 표면과 상기 금속층의 표면이 대략 동일 평면 내에 있는 것을 특징으로 하는 자기 기억 장치.
  8. 제6항에 있어서, 상기 금속층이, 상기 금속층의 표면이 중앙 근방에서 움푹 들어간 오목부 구조를 갖고, 상기 배리어 메탈의 표면으로부터 상기 오목부 구조의 저부까지의 법선 방향의 거리가, 상기 TMR 소자에 포함되는 상기 터널 절연막의 막 두께의 10 ％ 이하인 것을 특징으로 하는 자기 기억 장치.
  9. 제6항에 있어서, 상기 TMR 소자가 상기 금속층의 상방에 설치된 것을 특징으로 하는 자기 기억 장치.
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