JP5243746B2 - 磁気記憶装置の製造方法および磁気記憶装置 - Google Patents

Description

本発明は、磁気記憶装置の製造方法およびその構造に関し、特に、メモリセルの特性ばらつきを低減できる不揮発性磁気記憶装置の製造方法およびその構造に関する。

従来構造のＭＲＡＭでは、デジットラインとビットラインとの間にＴＭＲ（Tunneling Magneto Resistance）素子が配置されている。ＴＭＲ素子は配線層の上に形成され、絶縁層とこれを挟むように設けられたフリー層とピン層からなる。なお、ＴＭＲ素子は、ＭＴＪ（Magnetic Tunneling Junction）素子と呼ぶ場合もある。

かかるＭＲＡＭでは、層間絶縁膜に開口部が形成され、その上に、例えばスパッタ法で金属層を形成した後、ＣＭＰ法を用いて表面を平坦化して下層の配線とＴＭＲ素子とを接続する配線層に接続するプラグが形成される場合がある。更に、配線層の上には、フリー層、絶縁層、およびピン層が順次、積層形成される。
特開２０００−２７７６１２号公報

ＭＲＡＭでは、配線層に接続するプラグの表面がＣＭＰ法を用いて平坦化される場合、層間絶縁膜の膜厚にばらつきが生じる。この結果、ＴＭＲ素子毎にデジットラインとフリー層との間の距離がばらつき、ＴＭＲ素子の書き込み電流がばらつくという問題があった。
また、ＴＭＲ素子が上部に載置される配線層の表面に微視的なあれが生じた場合、絶縁層の膜厚も微視的にばらつき（ネールカップリング）、ＴＭＲ素子の書き込み電流がばらつくという問題があった。
また、配線層の表面の凹凸やあれは、特に下層の配線と接続する開口部周辺に生じやすい。このために、あれの生じない場合に比較して開口部とＴＭＲ素子との間の距離を大きくする必要が生じＭＲＡＭの小型化が困難であった。
更に、スパッタ法で配線層を形成した場合、開口部の隅部において配線層の膜厚が薄くなる。この結果、この部分から酸素が開口部の下部に侵入し、開口部下部のプラグが腐食し、信頼性が低下するという問題があった。

そこで、本発明は、ＴＭＲ素子の書き込み電流のばらつきを低減でき、信頼性が高く、かつ小型化が可能な磁気記憶装置の製造方法の提供を目的とする。

本発明は、ＴＭＲ素子を含む磁気記憶装置の製造方法であって、下層配線層を形成する工程と、下層配線層上に層間絶縁層を形成する工程と、層間絶縁層に下層配線層が露出するように開口部を形成する工程と、層間絶縁層および開口部の内面を覆うようにバリアメタル層を形成する工程と、開口部を埋め込むようにバリアメタル層上に金属層を形成する工程と、バリアメタル層をストッパに用いてバリアメタル層上の金属層を研磨除去し、開口部に埋め込まれた金属層とバリアメタル層とを含む配線層を形成する研磨工程と、配線層上にＴＭＲ素子を作製する素子作製工程とを含むことを特徴とする磁気記憶装置の製造方法である。

また、本発明は、ＴＭＲ素子を含む磁気記憶装置であって、下層配線層と、下層配線層の上に設けられた層間絶縁層と、下層配線層が露出するように層間絶縁層に設けられた開口部と、層間絶縁層および開口部の内面を覆うバリアメタル層と開口部に埋め込まれた金属層とを含む配線層と、配線層上に設けられ、下部磁性膜、トンネル絶縁膜および上部磁性膜を含むＴＭＲ素子とを含むことを特徴とする磁気記憶装置である。

以上のように、本発明にかかる磁気記憶装置の製造方法では、ＴＭＲ素子の書き込み電流のばらつきを低減でき、信頼性が高く、かつ小型化が可能な磁気記憶装置の提供が可能となる。

また、本発明にかかる磁気記憶装置では、ＴＭＲ素子の書き込み電流のばらつきを低減でき、小型化された磁気記憶装置の提供が可能となる。

実施の形態１．
図１は、本実施の形態１にかかる磁気記憶装置であり、具体的にはＭＲＡＭを表す。図１（ａ）は全体が１００で表されるＭＲＡＭの斜視図であり、図１（ｂ）はその回路図である。
ＭＲＡＭ１００は、ＴＭＲ素子５０を含む。ＴＭＲ素子５０は、配線層（引き出し電極）２０の上に形成され、配線層２０と電気的に接続されている。配線層２０は、トランジスタ１１５に電気的に接続されている。ＴＭＲ素子５０の下方には、デジットライン１５４が設けられている。
また、ＴＭＲ素子５０は、ビットライン３２にも接続されている。ビットライン３２とデジットライン１５４は、略直交する方向に配置され、これらに流した電流による合成磁場により、ＴＭＲ素子５０のフリー層の磁場の方向を変化させる。

図２は、本実施の形態１にかかるＭＲＡＭ１００の断面図である。
ＭＲＡＭ１００は、シリコン基板１０１を含む。シリコン基板１０１にはトランジスタ１１５が設けられている。トランジスタ１１５の上には、第１配線層１２０が設けられている。第１配線層１２０は、酸化シリコンからなる層間絶縁層１２１を含む。層間絶縁層１２１には開口部が形成され、その中に、ＴｉＮ／Ｔｉからなるバリアメタル層１２２と、タングステンからなるコンタクトプラグ１２３が埋め込まれている。

第１配線層１２０の上には、窒化シリコンからなる層間絶縁膜１２５を介して第２配線層１３０が設けられている。第２配線層１３０は、酸化シリコンからなる層間絶縁層１３１を含む。層間絶縁層１３１には開口部が形成され、その中に、ＴａＮ／Ｔａからなるバリアメタル層１３２と、銅からなるコンタクトプラグ１３３が埋め込まれている。

第２配線層１３０の上には、層間絶縁膜１３５を介して第３配線層１４０が設けられている。更に、第３配線層１４０の上には、層間絶縁膜１４５を介して第４配線層１５０が設けられている。第３配線層１４０、第４配線層１５０は、それぞれ層間絶縁層１４１、１５１を含み、層間絶縁層１４１、１５１にはそれぞれバリアメタル層１４２、１５２を介してコンタクトプラグ１４３、１５３が埋め込まれている。第４配線層１５０中には、また、例えば銅からなるデジットライン（ＤＬ）１５４が形成されている。

第４配線層１５０の上には、層間絶縁膜１５５を介して、ＭＲＡＭのメモリセル１６０が設けられている、メモリセル１６０の上には、例えば銅からなるビットライン（ＢＬ）１７０が設けられている。

次に、ＭＲＡＭ１００に含まれるメモリセル１６０について、図３を参照しながら詳しく説明する。図３は、ＭＲＡＭ１００に含まれるメモリセル１６０の断面図であり、図３中、図２と同一符号は同一又は相当箇所を示す。

メモリセル１６０は、例えば酸化シリコンからなる第１層間絶縁層１１を含む。第１層間絶縁層１１中には、開口部１５が設けられ、その中に第１金属層（バリアメタル層）２１を介して配線層（プラグ）２３が埋め込まれている。例えば第１金属層２１はタンタルからなり、配線層２３は銅からなる。第１金属層２１、配線層２３を覆うように、例えばタンタルからなる第２金属層２２が設けられている。第１金属層２１と第２金属層２２から下部電極（引き出し線）２０が形成される。

下部電極２０の上にはＴＭＲ（Tunneling Magneto-Resistance）素子５０が設けられている。ＴＭＲ素子５０は、下部磁性膜（ピン層）５１、上部磁性膜（フリー層）５３、およびこれらに挟まれたトンネル絶縁膜５２からなる。ＴＭＲ素子５０を構成する下部磁性膜５１、上部磁性膜５３は、例えばパーマロイ系金属等の強磁性体膜からなる。また、トンネル絶縁膜５２は例えばアルミナやＭｇＯからなり、膜厚は１０ｎｍ程度である。上部磁性膜５３の上には、例えばタンタルからなる上部電極６０が設けられている。

更に、下部電極２０やＴＭＲ素子５０を覆うように、例えば窒化シリコンからなる層間絶縁膜１３、酸化シリコンからなる第２層間絶縁層１２が設けられている。第２層間絶縁層１２の上に設けられたバリアメタル１７１、金属層３２は、ビットライン（ＢＬ）１７０の一部である。バリアメタル１７１は例えばＴａＮ／Ｔａからなり、金属層３２は銅からなる。

次に、図４、５を用いて、本実施の形態にかかるＭＲＡＭ１００の製造方法について説明する。図４、５中、図３と同一符号は、同一又は相当箇所を示す。
ＭＲＡＭ１００の製造方法では、まず、シリコン基板１０１の上にトランジスタ１１５を形成した後、第１配線層１２０、第２配線層１３０、第３配線層１４０、および第４配線層１５０を順次形成する。第４配線層１５０までの作製には従来の製造方法を用いる。

続いて、第４配線層１５０の上にメモリセル１６０を作製する。メモリセル１６０の作製工程は、以下の工程１〜１２を含む。

工程１：図４（ａ）は、第４配線層１５０の上部の断面図である。層間絶縁層１５１にはバリアメタル層１５２を介してコンタクトプラグ１５３が埋め込まれている。また、層間絶縁層１５１にはバリアメタル層１５２を介してデジットライン（ＤＬ）１５４が形成されている。

工程２：図４（ｂ）に示すように、層間絶縁層１５１の上に、窒化シリコンからなる層間絶縁膜１５５、酸化シリコンからなる第１層間絶縁層１１を、ＣＶＤ法等を用いて順次形成する。

工程３：図４（ｃ）に示すように、フォトリソグラフィ法を用いて第１層間絶縁層１１、層間絶縁膜１５５をエッチングして、開口部１５を形成する。開口部１５の底面にはコンタクトプラグ１５３が露出する。

工程４：図４（ｄ）に示すように、第１金属層（バリアメタル層）２１を形成する。第１金属層（バリアメタル層）２１の形成には、例えばＣＶＤ法などが用いられる。第１金属層２１はＴａやＴａＮ、またはＴａ／ＴａＮのような多層構造からなり、例えば銅のＣＭＰに用いられるような、研磨金属の表面を酸化させて機械的に弱くしてから研磨布と砥粒でこすり落とすような化学反応をベースとしたＣＭＰに対して高い耐性を有する。また、配線層２３からの拡散を抑える、導電性のあるバリアメタルとしても機能する。

工程５：図４（ｅ）に示すように、第１金属層２１の上に、第１金属層２１により形成された開口部１５’を埋め込むように、例えば銅からなる配線層（プラグ）２３が形成される。配線層２３の形成には、例えばめっき法が用いられる。配線層２３の材料には銅の他に、化学作用をベースとしたＣＭＰで除去できるＷ、Ｒｕ、Ｐｔ、Ａｌ、Ｓｉ（多結晶Ｓｉ）、Ｔｉ、ＴｉＮ、Ｎｉ、Ｆｅ、Ｃｒやこれらの合金などを用いても構わない。

工程６：図４（ｆ）に示すように、ＣＭＰ法を用いて配線層２３の膜厚を減じ、第１金属層２１により形成された開口部１５’の中のみに配線層２３を残す。かかるＣＭＰ工程では第１金属層２１をストッパ層として用いる。
具体的には、配線層２３の材料に銅を用い、第１金属層（バリアメタル層）２１にＴａ／ＴａＮを用いた場合（Ｃｕ−ＣＭＰ）、これらの材料間の選択比を大きくするには、例えばＦｕｊｉｍｉ社製ＰＬ−７１０５をスラリーに用いて、回転数１００ｒｐｍ、押しつけ圧力２０ｋＰａの条件で、Ｔａが露出するまで研磨を行う。この際、Ｔａ／ＴａＮとの選択比が高いので、銅の残渣を残さないためには、幾分長めに研磨（オーバーエッチング）を行う。もちろん、埋め込まれた銅の配線層２３の上部の窪み量を減らすために、押し付け圧力を１０ｋＰａに下げて研磨をしても良い。

工程７：図４（ｇ）に示すように、全面を覆うように第２金属層２２をＣＶＤ法等で形成する。第２金属層２２には、例えばＴａやＴａＮ、磁気特性に影響が少ないＮｉＦｅＣｒ、更には、Ｃｕ、Ｗ、Ｓｉ、Ｒｕ、Ｐｔ、Ａｌ、Ｔｉ、ＴｉＮ、Ｆｅ、Ｃｒ等の導電性材料を用いることができる。

なお、ＣＭＰ工程（工程６）において、第１金属層２１の表面が酸化されて金属酸化膜が形成される場合もあるが、配線抵抗を小さくするために金属酸化膜は無い方が好ましい。

工程８：図５（ｈ）に示すように、第２金属層２２の上に、パーマロイ系金属等の強磁性体膜、アルミナやＭｇＯからなる絶縁膜、強磁性体膜、およびタンタルを含む上部電極層を順次積層し、フォトリソグラフィ技術、エッチング技術を用いてパターニングして、下部磁性膜（ピン層）５１、上部磁性膜（フリー層）５３、およびこれらに挟まれたトンネル絶縁膜５２からなるＴＭＲ素子５０、およびその上の上部電極６０を形成する。

工程９：図５（ｉ）に示すように、例えばＣＶＤ法を用いて、全面を覆うように窒化シリコン層を形成する。

工程１０：図５（ｊ）に示すように、フォトリソグラフィ技術を用いて窒化シリコン層を選択的にエッチングして、層間絶縁膜１３を形成する。

工程１１：図５（ｋ）に示すように、層間絶縁膜１３をエッチングマスクに用いて、第２金属層２２、第１金属層２１、および第１層間絶縁層１１をエッチングする。エッチングは、第１層間絶縁層１１の上面で停止させることもできるが、第１金属層２１のエッチング残渣を完全に除去するため、第１層間絶縁層１１の途中で止めるように行う。ここで、層間絶縁膜１３は、ＴＭＲ素子５０の側面を覆った状態で第１金属層２１および第２金属層２２をエッチングすることができるため、ＴＭＲ素子５０の側面にエッチング残渣やレジストなどの有機物汚染によるＴＭＲ素子５０の特性劣化を防ぐことができる。

工程１２：図５（ｌ）に示すように、酸化シリコンからなる第２層間絶縁層１２を形成する。以上の工程で、メモリセル１６０が完成する。

最後に、上部電極６０上の、第２層間絶縁層１２、層間絶縁膜１３をエッチングして開口部を作り、例えばＴａＮ／Ｔからなるバリアメタル１７１、銅からなる金属層３２（ビットライン）をめっき法により形成して、ＭＲＡＭ１００が完成する。

なお、工程３（図４（ｃ））において、開口部１５を形成するエッチング条件によっては、開口部１５の側壁が垂直とはならず斜めになる場合がある。図６は、開口部１５の側壁が斜めになった場合の、メモリセル１６０の断面図であり、図６中、図３と同一符号は、同一又は相当箇所を示す。

本実施の形態１にかかるＭＲＡＭ１００では、図６のような構造のメモリセル１６０を用いても構わない。図６のメモリセル１６０では、開口部１５のエッチング工程で側壁部がテーパ状となり、その中に配線層２３が埋め込まれた構造となっている。これにより、配線層２３の上面周縁部をより平坦性を高く形成することが可能となり、さらには第１金属層２１の配線層２３近傍の平坦性も高くすることができる。

このような開口部１５の側壁がテーパ状の構造は、図１１に示す本実施の形態１にかかる他のメモリセル２６０や、実施の形態２にかかるメモリセル３６０、４６０に適用することができる。

次に、本実施の形態にかかるＭＲＡＭ１００の特徴について説明する。
まず第１に、図７（ａ）は、本実施の形態１にかかるＭＲＡＭに含まれるＴＭＲ素子５０の概略図である。また、図７（ｂ）は本実施の形態１にかかるＴＭＲ５０の断面の模式図であり、図７（ｃ）は従来のＴＭＲの断面の模式図である。（ｂ）、（ｃ）は、（ａ）のＡ平面における断面に相当する。

図７（ｂ）に示すように、本実施の形態１にかかるＴＭＲ素子５０では、配線層２３の埋め込み工程が、第１金属層（バリアメタル層）２１をストッパ層に用いたＣＭＰ法により行われる。このため、第１金属層２１の表面は、平坦性は極めて良好となる（図３参照）。従って、第１金属層２１の上に積層される第２金属層２２、下部磁性膜（ピン層）５１、トンネル絶縁膜５２、および上部磁性膜（フリー層）５３も平坦な膜となる。

これに対して、図７（ｃ）に示す従来のＴＭＲ素子では、微細な凹凸を有する下層配線上にＴＭＲ素子の各層が形成される。このため、下層配線の表面の粗れが、そのままＴＭＲ素子の各層の平坦性に影響する。この結果、図７（ｃ）に示すように、トンネル絶縁膜５２の厚みがばらついて粗れ（ｂ／ａ）が生じ、ネールカップリング（図中、矢印で表示）とよばれる不要な磁力線が発生する。
これにより、従来のＴＭＲ素子では、図７（ｃ）の右図に示すように、ｙ軸（磁化軸）に対して対称となるべき磁力線分ヒステリシスがシフトする。

本実施の形態にかかるＭＲＡＭ１００では、上述のようにトンネル絶縁膜５２は下地の平坦性のばらつきの範囲内において、平坦で厚みが略一定となるため、不要な磁力線は発生せず、磁気線分ヒステリシスはｙ軸（磁化軸）対称となる。

第２に、図８は、本実施の形態にかかるＭＲＡＭ１００の部分断面図である。ＭＲＡＭでは、デジットライン（ＤＬ）１５４の中心（図８の断面図における対角線の交点）と、上部磁性膜（フリー層）５３の中心との距離が、ＴＭＲ素子の書き込み電流（情報を書き込むために必要となる電流）の大きさに影響する。

本実施の形態にかかるＴＭＲ素子では、上述のように第１金属層２１はＣＭＰ工程のストッパ層として働き、第１層間絶縁層１１の膜厚は減少しない。このため、デジットライン（ＤＬ）１５４の中心と、上部磁性膜（フリー層）５３の中心との距離は、その間に形成される第１金属層２１等の膜厚により正確に制御することができ、ＭＲＡＭ１００に含まれる複数のＴＭＲ素子間のばらつきは殆どない。従って、ＭＲＡＭ１００に含まれる複数のＴＭＲ素子の書き込み電流も略一定の値とすることができる。

第３に、図９はメモリセルを上から見た場合の概略図であり、（ａ）は本実施の形態にかかるメモリセル、（ｂ）は従来のメモリセルである。メモリセルでは、下層配線２０の上にＴＭＲ素子５０が設けられている。下層配線２０の下部は配線層２３と接合されている。

図９（ａ）に示す本実施の形態にかかるメモリセルでは、上述のように第１金属層２１に埋め込まれた配線層２３の上面は、第１金属層２１の表面と略同一平面となり、良好な平坦性を有する。このため、製造プロセスのアライアントマージンをΔとした場合、配線層２３とＴＭＲ素子５０との間隔、配線層２３と下層配線２０の端部との間隔を少なくともΔとすれば良く、図９（ａ）の下図に示すようにメモリセルの小型化が可能となる。

これに対して従来のメモリセルでは、ＣＰＭ処理で配線層２３を形成する工程において、第１金属層２１の上面も研磨されるため、配線層２３の周囲の第１金属層２１に、表面に凹凸またはあれのある領域２３ａが形成される。このため、ＴＭＲ素子５０が領域２３ａ上に形成されて、上述のネールカップリング現象が発生しないようにするために、領域２３ａとＴＭＲ素子５０との間隔、領域２３ａと下層配線２０の端部との間隔を少なくともΔとする必要があり、図９（ｂ）の下図に示すようにメモリセルの小型化は困難である。

第４に、図１０は、従来のＭＲＡＭの配線層２３近傍の断面図である。従来の製造工程では、第１層間絶縁層１１、層間絶縁膜１５５の開口部１５を作製した後、スパッタ法を用いて第１金属層（バリアメタル層）２１を形成していた。このため、図１０（ａ）に示すように、開口部１５の底面隅部に第１金属層２１の薄い領域（ウィークポイント）ができていた。

この結果、図１０（ｂ）に示すように、ウィークポイントを通って、例えば酸化シリコンからなる第２層間絶縁層１２から酸素がコンタクトプラグ１５３中に拡散し、例えば銅からなるコンタクトプラグ１５３が酸化された。酸化されたコンタクトプラグ１５３は体積が膨張し、図１０（ｃ）に示すように酸化銅等の酸化金属層１４が開口部１５内に形成され、電気抵抗の増加や信頼性の低下を招いていた。

これに対して、本実施の形態にかかるＭＲＡＭ１００では、第１金属層２１をＣＶＤ法で形成するため、開口部１５内の第１金属層（バリアメタル層）２１の膜厚は略均一となり、ウィークポイントは形成されない。このため、酸化金属層１４は形成されず、電気抵抗の増加や信頼性の低下を防止できる。

次に、ＭＲＡＭ１００に用いられる他のメモリセル構造について説明する。図１１はメモリセル２６０の断面図であり、図１１中、図３と同一符号は同一又は相当箇所を示す。

メモリセル２６０では、開口部１５に埋め込まれた配線層２２３がタングステンから形成されている。このため、配線層２２３を形成するＣＭＰ工程で配線層２２３がディッシングされ、中央部が窪んだ凹部形状となっている。一方、配線層２２３上の第２金属層２２の表面は、平坦になっている。他の構造は、図３に示すメモリセル１６０と同様である。ここで中央部が窪んだ配線層２２３は、銅から形成されていてもよい。

図１２、１３は、メモリセル２６０を含むＭＲＡＭの製造方法を表す断面図である。図１２、１３中、図４と同一符号は同一または相当箇所を表す。
かかるＭＲＡＭ１００の製造方法では、上述の製造方法と同様に、まず、シリコン基板１０１の上にトランジスタ１１５を形成した後、第１配線層１２０、第２配線層１３０、第３配線層１４０、および第４配線層１５０を順次形成する。第４配線層１５０までの作製には従来の製造方法を用いる。

続いて、第４配線層１５０の上にメモリセル２６０を作製する。メモリセル２６０の作製工程は、以下の工程１〜１２を含む。

工程１：上述の製造工程１〜６を行い、図１２（ａ）に示すように、ＣＶＤ法等で第１金属層２１により形成された開口部１５’の中に、例えばタングステンからなる配線層２２３を埋め込む。第１金属層（バリアメタル層）２１の形成にはＣＶＤ法が、配線層２２３の形成には、スパッタ法またはＣＶＤ法が用いられる。また、第１金属層２１上の配線層２２３の除去は、第１金属層２１をストッパ層に用いたＣＭＰ法により行う。タングステンは銅に比較してＣＭＰ工程で研磨されやすいため、図１２（ａ）に示すように、配線層２２３の表面において銅で形成した場合よりも中央近傍が窪んだ形状となる。

第１金属層（バリアメタル層）２１の表面から、凹部構造の配線層２２３の底部までの、第１金属層２１の法線方向の距離は、ＴＭＲ素子５０に含まれるトンネル絶縁膜５２の膜厚の好適には３０％以下、更に好適には１０％以下である。トンネル絶縁膜５２の膜厚は、好ましくは１０ｎｍ程度であるため、かかる距離は１ｎｍ程度となる。

配線層２２３の材料にタングステンを用い（Ｗ−ＣＭＰ）、第１金属層（バリアメタル層）２１にＴａ／ＴａＮを用いた場合、これらの材料間の選択比を大きくするには、例えばＣａｂｏｔ社製ＳＳ−Ｗ２０００のような標準的なスラリーを用いて、回転数１００ｒｐｍ、押し付け圧力３０ｋＰａの条件でＴａ／ＴａＮが露出するまで研磨を行う。この際も、タングステンの残渣を残さないためには、幾分長めに研磨を行い、配線層２３の上部の窪み量を減らすために、押し付け圧力を下げて研磨する。

工程２：図１２（ｂ）に示すように、全面を覆うように第２金属層２２を形成する。第２金属層２２には、例えばＴａやＴａＮ、磁気特性に影響が少ないＮｉＦｅＣｒ、更には、Ｃｕ、Ｗ、Ｓｉ、Ｒｕ、Ｐｔ、Ａｌ、Ｔｉ、ＴｉＮ、Ｆｅ、Ｃｒ等の導電性材料を用いることができる。第２金属層２２の上面にも、配線層２２３の窪みに対応した窪みが形成される。

工程３：図１２（ｃ）に示すように、第２金属層２２の表面をＣＭＰ工程で平坦にする。ＣＭＰ工程では、通常の研磨よりも回転数を高めに設定し、押し付け圧力を低めに設定する。例えば第２金属層２２がＴａであれば、通常は回転数１００ｒｐｍ、圧力２０ｋＰａの条件でＣＭＰを行うが、これを、回転数を１５０〜２００ｒｐｍ、圧力を５〜１０ｋＰａの条件でＣＭＰする。

また、第２金属層２２のＣＭＰに、より硬度の高い研磨布を用いても良い。更に、表面粗さを問題にする場合も多いので、使用する砥粒はフュームドシリカ系よりもコロイダルシリカ系の方が好ましい。

最近は、研磨のステップ毎にＥＰＤを切り替えられる場合が多いので、スループットを低下させたくない場合は、ある程度窪みが小さくなるまで通常の条件でＣＭＰ工程を行い、続いて上述の条件で高速回転、低圧研磨を行っても良い。

かかるＣＭＰ工程を行うことにより、図１２（ｃ）に示すように、第２金属層２２の表面を平坦にすることができる。

工程４〜８：図１２（ｄ）に示すように、第２金属層２２の上に、パーマロイ系金属等の強磁性体膜、アルミナやＭｇＯからなる絶縁膜、強磁性体膜、および上部電極層を順次積層した後、上述の図５（ｈ）〜（ｌ）と同様の工程（図１２（ｄ）〜図１３（ｉ））を行うことにより、図１３（ｉ）に示すメモリセル２６０が得られる。

最後に、上部電極６０上の、第２層間絶縁層１２、層間絶縁膜１３をエッチングして開口部を作り、例えばＴａＮ／Ｔからなるバリアメタル１７１、銅からなる金属層３２（ビットライン）を形成して、ＭＲＡＭ１００が完成する。

かかるメモリセル２６０を含むＭＲＡＭでも、上述のメモリセル１６０を含むＭＲＡＭと同様の特徴や効果を得ることができる。

実施の形態２．
図１４は、全体が３００で表される、本実施の形態２にかかる磁気記憶装置の断面図であり、具体的にはＳＴＴ−ＲＡＭ（Spin Torque Transfer-RAM）の断面図を表す。図１４中、図２と同一符号は、同一又は相当箇所を示す。
ＳＴＴ−ＲＡＭ３００は、デジットライン（ＤＬ）がなく、コンタクトプラグ１５３の上方にＴＭＲ素子５０が設けられている以外は、ＭＲＡＭ１００と同じ構造となっている。
なお、図１４のＳＴＴ−ＲＡＭ３００では、コンタクトプラグ１５３の直上の上方にＴＭＲ素子５０を設けたが、図２のＭＲＡＭ１００のように、コンタクトプラグ１５３から離れた位置にＴＭＲ素子５０を設けても構わない。

図１５は、ＳＴＴ−ＲＡＭ３００の、メモリセル３６０の断面図であり、図３と同一符号は、同一又は相当箇所を示す。ＳＴＴ−ＲＡＭ３００では、開口部１５に第１金属層２１をＣＶＤ法で形成した後、配線層２３を開口部に埋め込み、第１金属層２１をストッパ層に用いたＣＭＰ法により配線層２３を形成する。配線層２３は例えば銅からなる。

このようなＳＴＴ−ＲＡＭ３００では、配線層２３の表面が、第１金属層２１と略同一平面となる。このため、その上に形成される第２金属層２２、下部磁性膜（ピン層）５１、トンネル絶縁膜５２、および上部磁性膜（フリー層）５３も平坦な膜となり、ネールカップリングの発生を防止できる。

また、コンタクトプラグ１５３の直上にＴＭＲ素子５０を形成できるため、メモリセルの小型化が可能となる。

更に、第１金属層（バリアメタル層）２１の形成には、ＣＶＤ法を用いるため、第１金属層２１の膜厚は略一定となり、上述のウィークポイントの形成が防止できる。

図１６は、ＳＴＴ−ＲＡＭ３００に用いられる他のメモリセル４６０の断面図である。図１６中、図１１と同一符号は同一又は相当箇所を示す。

メモリセル４６０では、開口部１５に埋め込まれた配線層２２３がタングステンから形成され、中央部に凹状の窪みが形成されている。一方、配線層２２３上の第２金属層２２の表面は平坦になっている。他の構造は、図１５に示すメモリセル３６０と同様である。

なお、メモリセル４６０は、ＭＲＡＭ１００に含まれるメモリセル２６０と略同様の製造工程で作製することができる。

本実施の形態１にかかるＭＲＡＭである。 本実施の形態１にかかるＭＲＡＭの断面図である。 本実施の形態１にかかるメモリセルの断面図である。 本実施の形態１にかかるＭＲＡＭの製造工程の断面図である。 本実施の形態１にかかるＭＲＡＭの製造工程の断面図である。 本実施の形態１にかかる他のメモリセルの断面図である。 ＴＭＲ素子の概略図である。 本実施の形態にかかるＭＲＡＭ１００の部分断面図である。 メモリセルを上から見の概略図である。 従来のＭＲＡＭの配線層近傍の断面図である。 本実施の形態１にかかる他のメモリセルの断面図である。 本実施の形態１にかかる他のＭＲＡＭの製造工程の断面図である。 本実施の形態１にかかる他のＭＲＡＭの製造工程の断面図である。 本実施の形態２にかかるＳＴＴ−ＲＡＭの断面図である。 本実施の形態２にかかるメモリセルの断面図である。 本実施の形態２にかかる他のメモリセルの断面図である。

１１ 第１層間絶縁層、１２ 第２層間絶縁層、１３ 層間絶縁膜、１５ 開口部、２０ 下層配線、２１ 第１金属層（バリアメタル層）、２２ 第２金属層、２３ 配線層、３２ ビットライン（ＢＬ）、５０ ＴＭＲ素子、５１ 下部磁性膜（ピン層）、５２ トンネル絶縁膜、５３ 上部磁性膜、６０ 上部電極、１５１ 層間絶縁層、１５２ バリアメタル層、１５３ タクトプラグ、１５４ デジットライン（ＤＬ）、１５５ 層間絶縁膜、１６０ メモリセル、１７１ バリアメタル。

Claims (4)

1. ＴＭＲ素子を含む磁気記憶装置の製造方法であって、
   下層配線層を形成する工程と、
   該下層配線層上に層間絶縁層を形成する工程と、
   該層間絶縁層に該下層配線層が露出するように開口部を形成する工程と、
   該層間絶縁層および該開口部の内面を覆うようにバリアメタル層を形成する工程と、
   該開口部を埋め込むように該バリアメタル層上に金属層を形成する工程と、
   該バリアメタル層をストッパに用いて該バリアメタル層上の該金属層を研磨除去し、該開口部に埋め込まれた金属層と該バリアメタル層とを含む配線層を形成する研磨工程と、
   該配線層上にＴＭＲ素子を作製する素子作製工程と、
   上記研磨工程と上記素子作製工程との間に、上記バリアメタル層および上記配線層を覆う第２金属層を形成する工程とを含み、
   上記第２金属層を形成する工程は、回転数が１５０ｒｐｍ〜２００ｒｐｍ、押し付け圧力が５ｋＰａ〜１０ｋＰａの条件でＣＭＰを行うことを含むことを特徴とする磁気記憶装置の製造方法。
2. 上記バリアメタル層が、ＣＶＤ法で形成されることを特徴とする請求項１に記載の磁気記憶装置の製造方法。
3. 上記研磨工程が、ＣＭＰ法により上記金属層の上面と上記バリアメタル層の表面が略同一平面となるまで、該金属層の膜厚を減じる工程であることを特徴とする請求項１に記載の磁気記憶装置の製造方法。
4. 上記金属層が銅からなり、上記バリアメタルがＴａを含むことを特徴とする請求項１に記載の磁気記憶装置の製造方法。

Images