CN104810325B - 一种半导体器件的制造方法 - Google Patents

Abstract

本发明提供一种半导体器件的制造方法，涉及半导体技术领域。本发明的半导体器件的制造方法，将MRAM的制造工艺嵌入到标准CMOS工艺之中，可以降低工艺难度，并可以改善磁隧道结的性能进而提高整个半导体器件的性能。

Description

一种半导体器件的制造方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

在半导体技术领域中，磁阻随机存取存储器MRAM（Magnetic Random AccessMemory）由于具备低耗能、非挥发等特性而越来越受到业界的重视。

然而，在现有技术中，如何将MRAM器件的制造工艺嵌入到标准的CMOS工艺之中，仍然没有得到很好的解决。

为此，本发明提出一种半导体器件的制造方法，将磁阻随机存取存储器MRAM的制造嵌入到标准CMOS工艺之中。

发明内容

针对现有技术的不足，本发明提出一种半导体器件的制造方法，将MRAM的制造嵌入到标准CMOS工艺之中，可以降低工艺难度，并改善磁隧道结（MTJ）的性能。

本发明实施例提供一种半导体器件的制造方法，所述方法包括：

步骤S101：提供包括半导体衬底、位于所述半导体衬底的内核阵列区以及外围区的晶体管、位于所述半导体衬底上的层间介电层、位于所述层间介电层内的用于连接磁隧道结的第一金属插塞、以及位于所述层间介电层之上的金属间介电层的前端器件；

步骤S102：在所述金属间介电层上形成第一介电阻挡层，形成贯穿所述第一介电阻挡层与所述金属间介电层并连接所述第一金属插塞的第二金属插塞；

步骤S103：形成覆盖所述第一介电阻挡层的第二介电阻挡层，并在所述第二介电阻挡层内形成位于所述第二金属插塞上方的接触孔；

步骤S104：在所述接触孔内形成连接所述第二金属插塞的导电连接层；

步骤S105：在所述第二介电阻挡层上形成位于所述导电连接层上方并与所述导电连接层相连接的磁隧道结。

可选地，所述步骤S105包括：

步骤S1051：在所述第二介电阻挡层上依次形成磁隧道结材料层、第一导电硬掩膜层和第二导电硬掩膜层；

步骤S1052：对所述第二导电硬掩膜层进行刻蚀，保留所述第二导电硬掩膜层位于所述导电连接层上方的部分；

步骤S1053：以所述第二导电硬掩膜层被保留的部分为掩膜，对所述第一导电硬掩膜层和所述磁隧道结材料层进行刻蚀，以形成位于所述导电连接层上方并与所述导电连接层相连接的磁隧道结。

可选地，在所述步骤S1053中，对所述磁隧道结材料层进行刻蚀所采用的方法为等离子体刻蚀。

可选地，所述第一导电硬掩膜层的材料包括Ta或Ti；所述第二导电硬掩膜层的材料包括TiN或TaN。

可选地，在所述步骤S1052中，在对所述第二导电硬掩膜层进行刻蚀时采用可灰化硬掩膜进行。

可选地，在所述步骤S1051中，形成所述磁隧道结材料层的方法为物理气相沉积法。

可选地，在所述步骤S1053中，对所述磁隧道结材料层的刻蚀停止于所述第二介电阻挡层的上方或停止于所述第一介电阻挡层的上方。

可选地，所述步骤S102包括：

步骤S1021：在所述金属间介电层上形成第一介电阻挡层；

步骤S1022：在所述第一介电阻挡层上依次沉积可灰化硬掩膜和氮氧化硅薄膜；

步骤S1023：利用所述可灰化硬掩膜和所述氮氧化硅薄膜作为掩膜进行刻蚀，在所述金属间介电层内刻蚀形成过孔，剥离所述可灰化硬掩膜和所述氮氧化硅薄膜；

步骤S1024：在所述过孔内沉积阻挡层材料和金属材料并进行CMP处理，以形成所述第二金属插塞。

可选地，所述第一介电阻挡层和所述第二介电阻挡层的材料为氮化硅。

可选地，所述步骤S104包括：

步骤S1041：在所述第二介电阻挡层上沉积导电薄膜以完全覆盖所述接触孔；

步骤S1042：通过CMP去除所述导电薄膜位于所述第二介电阻挡层之上的部分，以形成所述导电连接层。

本发明的半导体器件的制造方法，将MRAM的制造工艺嵌入到标准CMOS工艺之中，可以降低工艺难度，并可以改善磁隧道结（MTJ）的性能进而提高整个半导体器件的性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A至1G为本发明实施例的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖视图；

图2为本发明实施例的一种半导体器件的制造方法的一种示意性流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

下面，参照图1A-图1G以及图2来描述本发明实施例提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图1A至1G为本发明实施例的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖视图；图2为本发明实施例的一种半导体器件的制造方法的一种示意性流程图。

本实施例的一种半导体器件的制造方法，包括如下步骤：

步骤A1：提供包括半导体衬底100、位于半导体衬底100的内核阵列区的晶体管1010和外围区的晶体管1020、位于半导体衬底100上的层间介电层101、位于层间介电层101内的用于连接磁隧道结（MTJ）的第一金属插塞1011、以及位于层间介电层101之上的金属间介电层102的前端器件，如图1A所示。

其中，该前端器件采用标准CMOS工艺制备而来。该前端器件还可以包括位于层间介电层101内的除第一金属插塞1011之外的其他金属插塞、位于金属介电层102内的连接层间介电层101内的除金属插塞1011之外的其他金属插塞的导电插塞以及其他组件，在此并不进行限定。

示例性地，在本实施例中，形成用于连接磁隧道结（MTJ）的第一金属插塞1011的方法包括如下步骤：在层间介电层101内形成接触孔（Via），在接触孔内沉积钨金属材料并进行CMP（化学机械抛光）。形成位于金属介电层102内的连接层间介电层101内的除第一金属插塞1011之外的其他金属插塞的导电插塞的方法可以包括：在金属间介电层102内刻蚀形成接触孔，在接触孔内依次形成阻挡层、种子层和铜层，并进行CMP。

步骤A2：在金属间介电层102上形成第一介电阻挡层1031，形成位于第一介电阻挡层1031与金属间介电层102内的用于连接第一金属插塞1011的第二金属插塞104，也就是，第二金属插塞104贯穿第一介电阻挡层1031与金属间介电层102并与第一金属插塞1011相连，如图1B所示。

示例性地，步骤A2包括如下步骤：

步骤A201：在金属间介电层102上形成第一介电阻挡层1031。其中，第一介电阻挡层1031可以为氮化硅或其他合适的材料，形成第一介电阻挡层1031的方法可以为沉积法或其他合适的方法。

步骤A202：在第一介电阻挡层1031上依次沉积可灰化硬掩膜（AHM）和氮氧化硅薄膜。

步骤A203：利用所述可灰化硬掩膜（AHM）和氮氧化硅（SiON）薄膜作为掩膜进行刻蚀，在所述金属间介电层102内刻蚀形成过孔，剥离所述可灰化硬掩膜（AHM）。

显然，氮氧化硅薄膜与可灰化硬掩膜（AHM）一起被去除。

步骤A204：在过孔内沉积阻挡层材料和金属材料，并进行CMP处理以形成所述第二金属插塞104。其中，该金属材料可以为钨金属或其他金属，CMP工艺停止于第一介电阻挡层1031的上方。

步骤A3：形成覆盖第一介电阻挡层1031的第二介电阻挡层1032，并在第二介电阻挡层1032内形成位于第二金属插塞104上方的接触孔10321，如图1C所示。

示例性地，步骤A3包括如下步骤：

步骤A301：在第一介电阻挡层1031沉积第二介电阻挡层1032。其中，第二介电阻挡层1032可以为氮化硅或其他合适的材料。

步骤A302：在第二介电阻挡层1032上沉积可灰化硬掩膜（AHM）和氮氧化硅薄膜。

步骤A303：利用光刻胶对所述可灰化硬掩膜（AHM）和氮氧化硅（SiON）薄膜进行图形化，利用图形化的可灰化硬掩膜（AHM）和氮氧化硅（SiON）薄膜对第二介电阻挡层1032进行刻蚀以形成接触孔10321，剥离所述可灰化硬掩膜（AHM）。

其中，利用光刻胶对所述可灰化硬掩膜（AHM）和氮氧化硅（SiON）薄膜进行图形化可以采用干法刻蚀的方法。

显然，氮氧化硅薄膜与可灰化硬掩膜（AHM）一起被去除。

步骤A4：在接触孔10321内形成连接第二金属插塞104的导电连接层105，如图1D所示。

示例性地，导电连接层105的材料为TiN、TaN或其他合适的金属。

步骤A4可以通过如下步骤实现：

步骤A401：在第二介电阻挡层1032上沉积导电薄膜以完全覆盖接触孔10321；

步骤A402：通过CMP去除导电薄膜位于第二介电阻挡层1032之上的部分，以形成导电连接层105。

在步骤A402之后，还可以包括对导电连接层105的表面缺陷（defect）进行检查以及对导电连接层105的厚度进行检测的步骤。

显然，步骤A4与标准CMOS工艺的后段制程（BEOL）是兼容的。

步骤A5：在第二介电阻挡层1032上形成位于导电连接层105上方并与所述导电连接层105接触连接的磁隧道结（MTJ）。

示例性地，步骤A5包括如下步骤：

步骤A501：在第二介电阻挡层1032上依次形成磁隧道结材料层1060、第一导电硬掩膜层1070和第二导电硬掩膜层1080，如图1E所示。

其中，形成磁隧道结材料层1060的方法可以为物理气相沉积法（PVD）或其他方法。形成第一导电硬掩膜层1070的方法与形成第二导电硬掩膜层1080的方法均可以为沉积法或其他合适的方法。磁隧道结材料层1060可以为各种可用于制造磁隧道结的材料。第一导电硬掩膜层1070的材料可以为Ta、Ti或其他合适的材料；第二导电硬掩膜层1080的材料可以为TiN、TaN或其他合适的材料。显然，形成第一导电硬掩膜层1070的方法与形成第二导电硬掩膜层1080的方法是与标准CMOS工艺的后段制程（BEOL）兼容的。

在步骤A501之后，还可以包括进行表面缺陷（defect）扫描（scan）的步骤，以检测硬掩膜层（第一导电硬掩膜层1070、第二导电硬掩膜层1080）是否存在缺陷以及是否具有因磁隧道结材料层1060自身的缺陷导致的硬掩膜层缺陷。

步骤A502：对第二导电硬掩膜层1080进行刻蚀，去除第二导电硬掩膜层1080除位于导电连接层105上方的部分108以外的部分，也就是说，保留所述第二导电硬掩膜层位于所述导电连接层上方的部分，如图1F所示。

示例性地，步骤A502包括如下步骤：

步骤A5021：在第二导电硬掩膜层1080沉积可灰化硬掩膜和氮氧化硅薄膜。

步骤A5022：利用光刻胶对所述可灰化硬掩膜和氮氧化硅（SiON）薄膜进行图形化，利用图形化的可灰化硬掩膜（AHM）和氮氧化硅（SiON）薄膜对第二导电硬掩膜层1080进行刻蚀，以去除第二导电硬掩膜层1080除位于导电连接层105上方的部分以外的部分。

其中，对第二导电硬掩膜层1080进行刻蚀，可以采用湿法刻蚀或其他合适的刻蚀方法。

步骤A5023，剥离所述可灰化硬掩膜与所述氮氧化硅薄膜。

步骤A503：以第二导电硬掩膜层1080保留的部分为掩膜，对第一导电硬掩膜层1070进行刻蚀以形成图形化的第一导电硬掩膜层107，并继续对磁隧道结材料层1060进行刻蚀以形成位于导电连接层105上方并与所述导电连接层105接触连接的磁隧道结（MTJ）106，如图1G所示。

其中，对第一导电硬掩膜层1070进行刻蚀，可以采用湿法刻蚀或其他合适的刻蚀方法。对磁隧道结材料层1060进行刻蚀的方法，可以采用等离子体刻蚀或其他合适的刻蚀方法。

进一步地，对磁隧道结材料层1060进行刻蚀时，使刻蚀停止于第二介电阻挡层1032或第一介电阻挡层1031的上方。由于第二介电阻挡层1032和第一介电阻挡层1031通常为氮化硅，当存在过刻蚀时，通常在磁隧道结106的侧壁上形成氮化硅侧墙。

根据上述步骤A501至步骤A503的方法制备的磁隧道结（MTJ），可以改善MTJ的性能，例如，可以防止MTJ波动（MTJ waviness）。

至此，完成了本实施例的一种半导体器件的制造方法的关键步骤的介绍，后续可以参照现有技术中的各种方法来实现整个半导体器件的制造，此处不再赘述。

本实施例的半导体器件的制造方法，可以将MRAM的制造嵌入到标准CMOS工艺之中，能够降低工艺难度，并可以改善磁隧道结（MTJ）的性能进而提高整个半导体器件的性能。

图2示出了本发明实施例提出的一种半导体器件的制造方法的一种示意性流程图，用于简要示出该制造方法的典型流程。具体包括：

步骤S101：提供包括半导体衬底、位于所述半导体衬底的内核阵列区以及外围区的晶体管、位于所述半导体衬底上的层间介电层、位于所述层间介电层内的用于连接磁隧道结的第一金属插塞、以及位于所述层间介电层之上的金属间介电层的前端器件；

步骤S102：在所述金属间介电层上形成第一介电阻挡层，形成贯穿所述第一介电阻挡层与所述金属间介电层并连接所述第一金属插塞的第二金属插塞；

步骤S103：形成覆盖所述第一介电阻挡层的第二介电阻挡层，并在所述第二介电阻挡层内形成位于所述第二金属插塞上方的接触孔；

步骤S104：在所述接触孔内形成连接所述第二金属插塞的导电连接层；

步骤S105：在所述第二介电阻挡层上形成位于所述导电连接层上方并与所述导电连接层相连接的磁隧道结。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：

步骤S101：提供包括半导体衬底、位于所述半导体衬底的内核阵列区以及外围区的晶体管、位于所述半导体衬底上的层间介电层、位于所述层间介电层内的用于连接磁隧道结的第一金属插塞、以及位于所述层间介电层之上的金属间介电层的前端器件；

步骤S102：在所述金属间介电层上形成第一介电阻挡层，形成贯穿所述第一介电阻挡层与所述金属间介电层并连接所述第一金属插塞的第二金属插塞；

步骤S103：形成覆盖所述第一介电阻挡层的第二介电阻挡层，并在所述第二介电阻挡层内形成位于所述第二金属插塞上方的接触孔；

步骤S104：在所述接触孔内形成连接所述第二金属插塞的导电连接层；

步骤S105：在所述第二介电阻挡层上形成位于所述导电连接层上方并与所述导电连接层相连接的磁隧道结，所述磁隧道结包括依次层叠的磁隧道结材料、第一导电硬掩膜层和第二导电硬掩膜层；

其中，在步骤S104中和步骤S105中形成所述第一导电硬掩膜层和所述第二导电硬掩膜层的工艺与标准CMOS工艺的后段制程兼容。

2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S105包括：

步骤S1051：在所述第二介电阻挡层上依次形成磁隧道结材料层、第一导电硬掩膜层和第二导电硬掩膜层；

步骤S1052：对所述第二导电硬掩膜层进行刻蚀，保留所述第二导电硬掩膜层位于所述导电连接层上方的部分；

步骤S1053：以所述第二导电硬掩膜层被保留的部分为掩膜，对所述第一导电硬掩膜层和所述磁隧道结材料层进行刻蚀，以形成位于所述导电连接层上方并与所述导电连接层相连接的磁隧道结。

3.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S1053中，对所述磁隧道结材料层进行刻蚀所采用的方法为等离子体刻蚀。

4.如权利要求2所述的半导体器件的制造方法，其特征在于，所述第一导电硬掩膜层的材料包括Ta或Ti；所述第二导电硬掩膜层的材料包括TiN或TaN。

5.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S1052中，在对所述第二导电硬掩膜层进行刻蚀时采用可灰化硬掩膜进行。

6.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S1051中，形成所述磁隧道结材料层的方法为物理气相沉积法。

7.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S1053中，对所述磁隧道结材料层的刻蚀停止于所述第二介电阻挡层的上方或停止于所述第一介电阻挡层的上方。

8.如权利要求1至7任一项所述的半导体器件的制造方法，其特征在于，所述步骤S102包括：

步骤S1021：在所述金属间介电层上形成第一介电阻挡层；

步骤S1022：在所述第一介电阻挡层上依次沉积可灰化硬掩膜和氮氧化硅薄膜；

步骤S1023：利用所述可灰化硬掩膜和所述氮氧化硅薄膜作为掩膜进行刻蚀，在所述金属间介电层内刻蚀形成过孔，剥离所述可灰化硬掩膜和所述氮氧化硅薄膜；

步骤S1024：在所述过孔内沉积阻挡层材料和金属材料并进行CMP处理，以形成所述第二金属插塞。

9.如权利要求1至7任一项所述的半导体器件的制造方法，其特征在于，所述第一介电阻挡层和所述第二介电阻挡层的材料为氮化硅。

10.如权利要求1至7任一项所述的半导体器件的制造方法，其特征在于，所述步骤S104包括：

步骤S1041：在所述第二介电阻挡层上沉积导电薄膜以完全覆盖所述接触孔；

步骤S1042：通过CMP去除所述导电薄膜位于所述第二介电阻挡层之上的部分，以形成所述导电连接层。