CN103187522A - 半导体器件制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 62
- 229910052751 metal Inorganic materials 0.000 claims abstract description 62
- 238000000034 method Methods 0.000 claims abstract description 52
- 230000005291 magnetic effect Effects 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 22
- 239000010949 copper Substances 0.000 claims abstract description 19
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052802 copper Inorganic materials 0.000 claims abstract description 8
- 238000002955 isolation Methods 0.000 claims description 29
- 238000009792 diffusion process Methods 0.000 claims description 23
- 230000015572 biosynthetic process Effects 0.000 claims description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 230000008021 deposition Effects 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 238000009713 electroplating Methods 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 8
- 238000001020 plasma etching Methods 0.000 claims description 7
- 238000011282 treatment Methods 0.000 claims description 7
- 229910000863 Ferronickel Inorganic materials 0.000 claims description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 3
- 239000006117 anti-reflective coating Substances 0.000 claims description 3
- 238000004380 ashing Methods 0.000 claims description 3
- 239000003795 chemical substances by application Substances 0.000 claims description 3
- RIVZIMVWRDTIOQ-UHFFFAOYSA-N cobalt iron Chemical group [Fe].[Co].[Co].[Co] RIVZIMVWRDTIOQ-UHFFFAOYSA-N 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 abstract description 4
- 238000000151 deposition Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000005294 ferromagnetic effect Effects 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 230000005415 magnetization Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
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- Manufacturing & Machinery (AREA)
- Hall/Mr Elements (AREA)
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Abstract
本公开提供了一种制造半导体器件的方法。该方法首先在形成有接合连接盘和导通连接盘的衬底上依次沉积磁隧道结(MTJ)层和消耗电介质层。接着，在消耗电介质层中与接合连接盘相对应的位置处构图形成符合设计的MTJ尺寸的开口。在开口中电镀沉积例如Cu的金属层，并除去消耗电介质层。最后，以该金属层作为掩模，刻蚀其下的MTJ层，以形成具有设计尺寸的MTJ元件。本公开实施例的方法以基本上不受刻蚀处理影响的金属作为掩模来刻蚀MTJ层，并且减少或避免了对MTJ元件进行平坦化处理和干法刻蚀的工序，从而能够制造尺寸精确定义的且无损伤的MTJ元件。
Description
技术领域
本公开涉及半导体器件制造领域，特别是涉及形成磁隧道结(MTJ)的方法。
背景技术
随着半导体器件的集成度越来越高，包含磁隧道结(MTJ)结构的磁阻随机存取存储器(MRAM)以其在读/写速度、功耗以及寿命等方面的优势而被认为是下一代半导体存储器件。在MTJ元件中，磁阻比随着两个铁磁层的磁化方向而改变。通过基于该磁阻比改变的电压改变或电流改变可以确定在MTJ元件中存储的信息是逻辑1还是逻辑0。
磁隧道结是尺寸非常小的结构，如在美国专利申请公报US2010/129946A1所述，MTJ的关键尺寸通常小于100nm且厚度小于5nm。因此，在半导体器件制造过程中如何精确地控制MTJ的尺寸以期进一步缩小MTJ的尺寸是目前MTJ领域的主要挑战之一。
图1例示了美国专利申请公报US 2010/129946A1中的方法形成的包括MTJ元件的半导体器件。其中，首先形成由Cu制成的金属接合连接盘11和中间通孔接触(VAC)21。接着，在其上形成金属隔离(VAM)电介质层14a和VAM垫31p。然后，在金属隔离(VAM)电介质层14a和VAM垫31p上形成MTJ叠层。接着，以MTJ叠层中的顶部掩模层作为硬掩模进行刻蚀，从而形成MTJ元件51。最后，对包括MTJ元件51的所得结构进行化学机械平坦化处理(CMP)，以继续在其上形成由Cu制成的连接线91。
然而，在US 2010/129946A1中，顶部掩模层是由Ta构成。这使得顶部掩模层在刻蚀处理过程中会出现一定程度上的刻蚀损耗。例如，顶部掩模层的侧壁或顶角处会被刻蚀掉一小部分。由此，顶部掩模层的尺寸不能很好地传递到MTJ元件51上，从而限制了MTJ元件51的尺寸精度。此外，在形成MTJ元件51之后进行的CMP处理会造成很小很薄的MTJ元件的损伤。
因此，需要一种能够精确地定义MTJ元件的尺寸且保护MTJ元件不受平坦化处理损伤的MTJ形成方法。
发明内容
为了消除或者至少部分地减轻现有技术中的一些或全部上述问题，提出了本发明。
在本发明中，提出了一种新颖的MTJ元件形成方法，其中以基本上不受刻蚀处理影响的金属(例如Cu)作为掩模来形成MTJ图案，且无需对MTJ元件进行平坦化处理，从而能够制造尺寸精确定义的且无损伤的MTJ元件。
在本公开的一个方面中，提供了一种制造半导体器件的方法。该方法包括：在衬底的器件区域和非器件区域中分别形成多个接合连接盘和多个导通连接盘；在所述衬底、所述多个接合连接盘和所述多个导通连接盘上沉积磁隧道结层；在所述磁隧道结层上沉积消耗电介质层；在所述消耗电介质层中形成各自与所述多个接合连接盘中的相应一个对应的多个开口；通过电镀在所述多个开口中沉积金属掩模层；去除所述消耗电介质层；以及，以所述金属掩模层作为硬掩模，刻蚀所述磁隧道结层，形成多个磁隧道结元件。
在一个实施例中，在所述衬底中形成所述多个接合连接盘和所述多个导通连接盘之后，进行平坦化处理，使得所述多个接合连接盘和所述多个导通连接盘的表面平坦。
在一个实施例中，在所述衬底、所述多个接合连接盘和所述多个导通连接盘上沉积磁隧道结层包括：形成覆盖所述多个接合连接盘中每一个的隔离部；在所述衬底和所述多个导通连接盘上形成隔离电介质层；进行平坦化处理，使得所述隔离部与所述隔离电介质层的表面平坦；以及在所述隔离部与所述隔离电介质层上沉积磁隧道结层。
在一个实施例中，形成覆盖所述多个接合连接盘中每一个的隔离部包括：在所述衬底、所述多个接合连接盘和所述多个导通连接盘上沉积隔离层；在所述隔离层上涂覆光刻胶；对所涂覆的光刻胶进行构图，以形成覆盖所述多个接合连接盘中每一个的隔离岛部；以及进行反应离子刻蚀，以仅保留与所述隔离岛部相对应的隔离部。
在一个实施例中，所述多个接合连接盘和所述多个导通连接盘均由铜制成。
在一个实施例中，在衬底的器件区域和非器件区域中分别形成多个接合连接盘和多个导通连接盘包括：在所述衬底中形成多个连接盘开口；在所述多个连接盘开口的每一个的底部和侧壁上形成第一扩散阻挡层；以及在所述多个连接盘开口的每一个中的所述第一扩散阻挡层上形成所述多个接合连接盘和所述多个导通连接盘。
在一个实施例中，所述衬底由低介电常数的电介质材料或超低介电常数的电介质材料构成。
在一个实施例中，所述衬底由硅氧化物构成。
在一个实施例中，所述磁隧道结层是钴铁或镍铁。
在一个实施例中，所述磁隧道结层的厚度为1nm至100nm。
在一个实施例中，所述磁隧道结元件的图案在从上向下的方向上看是圆形、椭圆形或矩形。
在一个实施例中，所述消耗电介质层是富硅的硅底部抗反射涂层(Si-BARC)，其中硅的含量超过30％。
在一个实施例中，所述消耗电介质层是无定形碳。
在一个实施例中，在所述消耗电介质层中形成各自与所述多个接合连接盘中的相应一个对应的多个开口包括：在所述消耗电介质层上涂覆光刻胶；对所涂覆的光刻胶进行构图，以形成各自与所述多个接合连接盘中的每一个相对应的多个光刻胶开口；以及进行反应离子刻蚀，以在所述消耗电介质层中形成与所述多个光刻胶开口对应的多个开口。
在一个实施例中，所述金属掩模层由基本上不受刻蚀影响的金属制成。
在一个实施例中，所述金属掩模层由铜制成。
在一个实施例中，通过电镀在所述多个开口中沉积金属掩模层包括：在所述多个开口的底部和侧壁上形成第二扩散阻挡层；在所述第二扩散阻挡层上生长金属掩模籽层；以及通过电镀，在所述金属掩模籽层上沉积铜，从而形成金属掩模层。
在一个实施例中，在形成所述金属掩模层之后，进行平坦化处理，使得所述金属掩模层与所述消耗电介质层的表面平坦。
在一个实施例中，去除所述消耗电介质层包括：利用湿法刻蚀处理或者湿法刻蚀与灰化处理的结合，去除所述消耗电介质层。
在一个实施例中，所述湿法刻蚀处理的刻蚀剂至少包括H2O2。
在一个实施例中，所述金属掩模层的厚度是10nm至100nm。
在一个实施例中，所述方法还包括在形成所述多个磁隧道结元件之后，沉积金属间电介质层，并进行平坦化处理，使得所述金属间电介质层与所述金属掩模层的表面平坦。
在一个实施例中，所述方法还包括在所述多个导通连接盘中的每一个上形成导通金属层。
在一个实施例中，在所述多个导通连接盘中的每一个上形成导通金属层包括：在所述金属间电介质层中与所述多个导通连接盘相对应地形成多个通孔；进行刻蚀处理，以在所述金属间电介质层中形成与所述多个通孔连通的多个沟槽；以及在所述多个通孔和所述多个沟槽的侧壁上形成第三扩散阻挡层；以及在所述第三扩散阻挡层上沉积导通金属层，以填充所述多个通孔和所述多个沟槽。
在一个实施例中，在沉积所述导通金属层之后，进行平坦化处理，使得所述导通金属层、所述金属间电介质层以及所述金属掩模层的表面平坦。
在一个实施例中，所述金属掩模层的厚度与所述沟槽的深度相等。
在一个实施例中，所述磁隧道结元件与所述开口的宽度相等。
在本公开实施例的MTJ形成方法中，巧妙地以最终用作连接线的金属层(例如，Cu层)作为掩模来图形化MTJ，使得一方面基本上不受刻蚀处理影响的金属能够精确地定义MTJ元件的尺寸，从而有利于MTJ元件尺寸的进一步减小，另一方面也省去了对MTJ元件进行平坦化处理的工序，从而能够制造尺寸精确定义的且无损伤的MTJ元件。
在本公开实施例的MTJ形成方法中，尽量减少或避免对MTJ元件的干法刻蚀，从而保护MTJ元件不受等离子体的连续轰击的损伤。
通过以下参照附图对本公开的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
附图作为说明书的一部分例示了本公开的实施例，并且连同说明书一起用于解释本发明的原理。各附图中相同的附图标记将指代相同的部件或步骤。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1示出了现有技术形成的磁隧道结元件。
图2示出了根据本公开实施例的形成磁隧道结元件的方法。
图3A至3L是示意性地示出了根据图2的形成MTJ元件的方法中的各步骤而获得的结构的截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为了能够获得尺寸精确定义且不受平坦化处理和干法刻蚀损伤的磁隧道结(MTJ)元件，本公开实施例提出了一种新颖的MTJ形成方法。其中，首先形成最终用作连接线的通常为Cu层的金属层，并以该基本上不受刻蚀处理损伤的金属层作为掩模来图形化其下的MTJ层。
图2示意性地示出了根据本公开实施例的形成磁隧道结的方法的流程图。图3A至3L是示意性地示出了根据图2的形成磁隧道结的方法中的各步骤而获得的结构的截面图。下面将参照图2和图3A至3L来详细描述本公开的实施例。
首先，在图2的步骤202中，提供衬底300并在衬底300上形成多个接合连接盘305和多个导通连接盘304(参见图3A)。衬底300例如可以由介电常数在2.5至3.0之间的低介电常数电介质材料或以及介电常数小于2.5的超低介电常数电介质材料制成。例如，衬底300由硅氧化物制成。
如图3A中的虚线A-A所示，衬底300可以分为器件区域301和非器件区域302。需要注意的是，图3A中仅仅是出于例示的目的示出了器件区域301和非器件区域302以及其间的分界线A-A，在实际的器件中，可以有多个各种形状(在从上向下的方向看，如图3A中的箭头B所示的方向，下同)的器件区域301和非器件区域302。
多个接合连接盘305形成在衬底300的器件区域301中，多个导通连接盘304形成在衬底300的非器件区域302中。在图3A中，为了简化，仅仅示出了一个导通连接盘304和两个接合连接盘305。本领域技术人员将理解，导通连接盘304和接合连接盘305都可以被形成为一个或多个。而且，每个接合连接盘305对应于一个在后续工艺中形成的磁隧道结元件。
通常，接合连接盘305和导通连接盘304由Cu制成。优选地，在每一个接合连接盘305和每一个导通连接盘304的底部和侧壁上形成第一扩散阻挡层303，以有效地防止金属扩散到邻接的衬底300中。例如，可以首先在衬底300中形成多个连接盘开口(未示出)，然后在这多个连接盘开口的每一个的底部和侧壁上形成第一扩散阻挡层303，最后在第一扩散阻挡层303上通过电镀形成接合连接盘305和导通连接盘304。本领域技术人员应当理解，还可以利用本领域的其他公知技术形成接合连接盘305和导通连接盘304。
在衬底300中形成接合连接盘305和导通连接盘304之后，优选地，进行平坦化处理，例如化学机械平坦化处理(CMP)，使得多个接合连接盘305和多个导通连接盘304以及衬底300的表面平坦。
接下来，在图2的步骤S204中，在衬底300、接合连接盘305和导通连接盘304上沉积磁隧道结层。在一个示例中，如图3B所示，首先，在衬底300、接合连接盘305和导通连接盘304上沉积隔离层306。接着，在隔离层306上涂覆光刻胶(未示出)，并对所涂覆的光刻胶进行构图，以形成覆盖多个接合连接盘305中每一个的隔离岛部(未示出)。最后，进行反应离子刻蚀(RIE)，以仅保留与隔离岛部相对应的隔离部306a，如图3C所示。
隔离部306a可以用作扩散阻挡层，以有效地防止从接合连接盘305到在后续处理中要在隔离部306a上形成的MTF元件的金属扩散。隔离层306可以由Ta、TaN或其他导电材料中的任一个或多个制成。隔离层306优选地较薄，例如厚度在10nm至50nm的范围内。
然后，在隔离部306a、衬底300和导通连接盘304上沉积隔离电介质层307。在一个示例中，隔离电介质层307的材料可与衬底300的材料相同。在另一个示例中，隔离电介质层307的材料可与衬底300的材料不同。接着，进行平坦化处理，例如化学机械平坦化处理，使得隔离部306a与隔离电介质层307的表面平坦。
最后，在隔离部306a与隔离电介质层307上沉积磁隧道结层308，如图3D所示。需要指出的是，尽管在图3B-3D所示的示例中，在接合连接盘305与MTJ层308之间形成有隔离部306a，但是隔离部306a是可选的，在其他示例中，MTJ层308可以直接沉积在衬底300、接合连接盘305和导通连接盘304上。MTJ层308可以由钴铁、镍铁或者其他磁性材料制成。在一个实施例中，MTJ层308的厚度为1nm至100nm。
在图2的步骤206中，在磁隧道结层308上沉积消耗电介质层309，如图3D所示。消耗电介质层309例如可以是富硅的硅底部抗反射涂层(Si-BARC)，其中硅的含量超过30％。在另一个示例中，消耗电介质层309由无定形碳制成。
接着，在图2的步骤208中，在消耗电介质层309中形成多个开口310，每一个开口310与一个接合连接盘305对应，如图3E所示。开口310的尺寸与磁隧道结元件的设计尺寸一致。开口310的图案从上下方向上看可以是圆形、椭圆形、矩形或者任意其他形状。
开口310可以通过如下处理获得：在消耗电介质层309上涂覆光刻胶；对所涂覆的光刻胶进行构图，以形成各自与多个接合连接盘305中的每一个相对应的多个光刻胶开口(未示出)；以及进行反应离子刻蚀，以在消耗电介质层309中形成与多个光刻胶开口对应的多个开口310。
然后，在图2的步骤210中，通过电镀在多个开口310中沉积由基本上不受刻蚀处理影响的金属(例如，Cu)制成的金属掩模层311，参见图3F。在一个示例中，首先在多个开口310的底部和侧壁上形成第二扩散阻挡层320；接着在第二扩散阻挡层320上生长金属掩模籽层(未示出)；最后，通过电镀，在金属掩模籽层上沉积铜，从而形成金属掩模层311。第二扩散阻挡层320可以有效地防止从金属掩模层311到下面的MTJ层的金属扩散。优选地，在形成金属掩模层311之后，进行平坦化处理，例如CMP，使得金属掩模层311与消耗电介质层309的表面平坦。金属掩模层311的厚度例如是10nm至100nm。
在图2的步骤212中，利用湿法刻蚀处理或者湿法刻蚀与灰化处理的结合，去除消耗电介质层309，而保留金属掩模层311，参见图3G。湿法刻蚀处理的刻蚀剂例如至少包括H2O2。
接着，在图2的步骤214中，以金属掩模层311作为硬掩模，刻蚀磁隧道结层308，以形成多个磁隧道结元件308a，如图3H所示。磁隧道结元件308a的图案从上下方向上看可以是圆形、椭圆形、矩形或者任意其他形状。磁隧道结元件308a与其上的金属掩模层311的宽度相等。
如上所述，金属掩模层311是由诸如Cu的基本上不受刻蚀处理影响的金属制成，因此在以金属掩模层311作为硬掩模对磁隧道结层308进行刻蚀的处理中，金属掩模层311的形状可以很好地得到传递到磁隧道结元件308a上。这非常有利于获得具有精确定义尺寸的磁隧道结元件，并有利于磁隧道结元件尺寸的进一步减小。此外，在获得磁隧道结元件308a之后，无需对其进行平坦化处理，由此避免了由平坦化处理造成的对磁隧道结元件308a的损伤。
然后，在图2的步骤216中，在所得结构上沉积金属间电介质层312，并进行平坦化处理，使得金属间电介质层312与金属掩模层311的表面平坦，参见图3I。在一个示例中，金属间电介质层312可以由硅氧化物、介电常数在2.7至3.0之间的低介电常数的电介质或介电常数小于2.7的超低介电常数的电介质构成。在一个示例中，金属间电介质层312的材料可与衬底300的材料相同。在另一个示例中，金属间电介质层312的材料可与衬底300的材料不同。
最后，在图2的步骤218中，例如通过双大马士革工艺，在导通连接盘304上形成导通金属层315。参见图3J，在一个实施例中，在金属间电介质层312中与导通连接盘304相对应地形成通孔313。尽管在图3J中，出于简化的目的，仅仅例示了一个通孔313，但是在有些实施例中，针对一个导通连接盘304可以形成两个或更多个通孔313。接着，进行刻蚀处理，以在金属间电介质层312中形成与通孔313连通的沟槽314，如图3K所示。在一个实施例中，沟槽314的深度与金属掩模层311的厚度相等。
然后，参见图3L，在通孔313和沟槽314的侧壁上形成第三扩散阻挡层322，并在第三扩散阻挡层322上沉积例如由Cu制成的导通金属层315，以填充通孔313和沟槽314。最后，进行平坦化处理，使得导通金属层315、金属间电介质层312以及金属掩模层311的表面平坦。在根据本公开的一些实施例中，还可以通过例如双大马士革工艺，在图3L所示的结构上形成连通金属掩模层311的沿垂直于纸面的方向延伸的连接线(例如，由Cu制成)。
在本公开实施例的MTJ形成方法中，巧妙地以最终用作连接线的金属层(例如，Cu层)作为掩模来图形化MTJ，使得一方面基本上不受刻蚀处理影响的金属能够精确地定义MTJ元件的尺寸，从而有利于MTJ元件尺寸的进一步减小，另一方面也省去了对MTJ元件进行平坦化处理的工序，从而能够制造尺寸精确定义的且无损伤的MTJ元件。
在本公开实施例的MTJ形成方法中，尽量减少或避免对MTJ元件的干法刻蚀，从而保护MTJ元件不受等离子体的连续轰击的损伤。
至此，已经详细描述了根据本发明的形成MTJ元件的技术。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。
Claims (27)
1.一种制造半导体器件的方法，包括：
在衬底的器件区域和非器件区域中分别形成多个接合连接盘和多个导通连接盘；
在所述衬底、所述多个接合连接盘和所述多个导通连接盘上沉积磁隧道结层；
在所述磁隧道结层上沉积消耗电介质层；
在所述消耗电介质层中形成各自与所述多个接合连接盘中的相应一个对应的多个开口；
通过电镀在所述多个开口中沉积金属掩模层；
去除所述消耗电介质层；以及
以所述金属掩模层作为硬掩模，刻蚀所述磁隧道结层，形成多个磁隧道结元件。
2.根据权利要求1所述的方法，其中，在所述衬底中形成所述多个接合连接盘和所述多个导通连接盘之后，进行平坦化处理，使得所述多个接合连接盘和所述多个导通连接盘的表面平坦。
3.根据权利要求2所述的方法，其中，在所述衬底、所述多个接合连接盘和所述多个导通连接盘上沉积磁隧道结层包括：
形成覆盖所述多个接合连接盘中每一个的隔离部；
在所述衬底和所述多个导通连接盘上形成隔离电介质层；
进行平坦化处理，使得所述隔离部与所述隔离电介质层的表面平坦；以及
在所述隔离部与所述隔离电介质层上沉积磁隧道结层。
4.根据权利要求3所述的方法，其中，形成覆盖所述多个接合连接盘中每一个的隔离部包括：
在所述衬底、所述多个接合连接盘和所述多个导通连接盘上沉积隔离层；
在所述隔离层上涂覆光刻胶；
对所涂覆的光刻胶进行构图，以形成覆盖所述多个接合连接盘中每一个的隔离岛部；以及
进行反应离子刻蚀，以仅保留隔离层中与所述隔离岛部相对应的隔离部。
5.根据权利要求1所述的方法，其中，所述多个接合连接盘和所述多个导通连接盘均由铜制成。
6.根据权利要求5所述的方法，其中，在衬底的器件区域和非器件区域中分别形成多个接合连接盘和多个导通连接盘包括：
在所述衬底中形成多个连接盘开口；
在所述多个连接盘开口的每一个的底部和侧壁上形成第一扩散阻挡层；以及
在所述多个连接盘开口的每一个中的所述第一扩散阻挡层上形成所述多个接合连接盘和所述多个导通连接盘。
7.根据权利要求1所述的方法，其中，所述衬底由低介电常数的电介质材料或超低介电常数的电介质材料构成。
8.根据权利要求1所述的方法，其中，所述衬底由硅氧化物构成。
9.根据权利要求1所述的方法，其中，所述磁隧道结层是钴铁或镍铁。
10.根据权利要求1所述的方法，其中，所述磁隧道结层的厚度为1nm至100nm。
11.根据权利要求1所述的方法，其中，所述磁隧道结元件的图案在从上向下的方向上看是圆形、椭圆形或矩形。
12.根据权利要求1所述的方法，其中，所述消耗电介质层是富硅的硅底部抗反射涂层(Si-BARC)，其中硅的含量超过30％。
13.根据权利要求1所述的方法，其中，所述消耗电介质层是无定形碳。
14.根据权利要求1所述的方法，其中，在所述消耗电介质层中形成各自与所述多个接合连接盘中的相应一个对应的多个开口包括：
在所述消耗电介质层上涂覆光刻胶；
对所涂覆的光刻胶进行构图，以形成各自与所述多个接合连接盘中的每一个相对应的多个光刻胶开口；以及
进行反应离子刻蚀，以在所述消耗电介质层中形成与所述多个光刻胶开口对应的多个开口。
15.根据权利要求1所述的方法，其中，所述金属掩模层由基本上不受刻蚀影响的金属制成。
16.根据权利要求15所述的方法，其中，所述金属掩模层由铜制成。
17.根据权利要求15所述的方法，其中，通过电镀在所述多个开口中沉积金属掩模层包括：
在所述多个开口的底部和侧壁上形成第二扩散阻挡层；
在所述第二扩散阻挡层上生长金属掩模籽层；以及
通过电镀，在所述金属掩模籽层上沉积铜，从而形成金属掩模层。
18.根据权利要求17所述的方法，其中，在形成所述金属掩模层之后，进行平坦化处理，使得所述金属掩模层与所述消耗电介质层的表面平坦。
19.根据权利要求1所述的方法，其中，去除所述消耗电介质层包括：
利用湿法刻蚀处理或者湿法刻蚀与灰化处理的结合，去除所述消耗电介质层。
20.根据权利要求19所述的方法，其中，所述湿法刻蚀处理的刻蚀剂至少包括H2O2。
21.根据权利要求1所述的方法，其中，所述金属掩模层的厚度是10nm至100nm。
22.根据权利要求1所述的方法，其中，在形成所述多个磁隧道结元件之后，沉积金属间电介质层，并进行平坦化处理，使得所述金属间电介质层与所述金属掩模层的表面平坦；以及
23.根据权利要求22所述的方法，还包括在所述多个导通连接盘中的每一个上形成导通金属层。
24.根据权利要求23所述的方法，其中，在所述多个导通连接盘中的每一个上形成导通金属层包括：
在所述金属间电介质层中与所述多个导通连接盘相对应地形成多个通孔；
进行刻蚀处理，以在所述金属间电介质层中形成与所述多个通孔连通的多个沟槽；以及
在所述多个通孔和所述多个沟槽的侧壁上形成第三扩散阻挡层；以及
在所述第三扩散阻挡层上沉积导通金属层，以填充所述多个通孔和所述多个沟槽。
25.根据权利要求24所述的方法，在沉积所述导通金属层之后，进行平坦化处理，使得所述导通金属层、所述金属间电介质层以及所述金属掩模层的表面平坦。
26.根据权利要求24所述的方法，其中，所述金属掩模层的厚度与所述沟槽的深度相等。
27.根据权利要求1所述的方法，其中，所述磁隧道结元件与所述开口的宽度相等。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110453192.8A CN103187522B (zh) | 2011-12-30 | 2011-12-30 | 半导体器件制造方法 |
| US13/722,072 US8822234B2 (en) | 2011-12-30 | 2012-12-20 | Method of fabricating a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110453192.8A CN103187522B (zh) | 2011-12-30 | 2011-12-30 | 半导体器件制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103187522A true CN103187522A (zh) | 2013-07-03 |
| CN103187522B CN103187522B (zh) | 2015-04-08 |
Family
ID=48678589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110453192.8A Active CN103187522B (zh) | 2011-12-30 | 2011-12-30 | 半导体器件制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8822234B2 (zh) |
| CN (1) | CN103187522B (zh) |
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| Publication number | Publication date |
|---|---|
| CN103187522B (zh) | 2015-04-08 |
| US20130171742A1 (en) | 2013-07-04 |
| US8822234B2 (en) | 2014-09-02 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |