KR20130016824A - 자기저항소자 제조 방법 - Google Patents

자기저항소자 제조 방법 Download PDF

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Abstract

본 발명은 기판 상에 고정층, 터널절연층, 자유층 및 식각방지층을 형성하는 단계, 상기 식각방지층 상에 홀이 형성된 희생막을 형성하는 단계, 상기 홀에 상부전극을 매립하는 단계, 상기 희생막을 제거하는 단계 및 상기 상부전극을 식각장벽으로 상기 식각방지층, 자유층, 터널절연층 및 고정층을 식각하는 단계를 포함하는 자기저항소자 제조 방법을 제공한다.

Description

자기저항소자 제조 방법{METHOD FOR FABRICATING MAGNETIC TUNNEL JUNCTION}
본 발명은 자기저항소자 제조 방법에 관한 것으로, 구체적으로 설명하면 패터닝 중 손상되는 현상이 방지되는 자기저항소자 제조 방법에 관한 것이다.
반도체 소자는 인간의 기억, 기록능력을 전자적 수단에 의해 실현한 소자로서, 컴퓨터, 휴대전화, 방송기기, 교육 및 오락기기 등에서 저장매체로 사용된다. 반도체 소자가 시장에 출시된 것은 1971년이며, 이때의 메모리용량은 1Kbit였다. 이후, 반도체 소자의 메모리용량은 2~3년에 4배씩 증가하는 등, 경이적인 발전을 거듭하고 있다.
최근의 반도체 소자는 데이터에 대한 접근성이 우수하고, 데이터를 비휘발하는 것에 초점이 맞추어져 개발되고 있다. 결과물로서 자기저항 메모리 소자(STT RAM)가 있다. 자기저항 메모리 소자는 자기저항(magnetoresistance)이라는 양자역학적 효과를 이용한 반도체 소자로서, 데이터 접근성과 데이터 비휘발성을 고루 갖추고 있다.
자기저항 메모리 소자는 데이터를 저장하기 위해 자기저항소자(Magnetic Tunnel Junction)를 포함한다. 자기저항소자는 하부전극, 고정층, 터널절연층, 자유층 및 상부전극을 포함하며, 고정층과 자유층의 자화방향(magnetization direction)에 따라 자기저항비(magnetoresistance, MR)가 달라진다. 자기저항 메모리 소자는 이와 같은 자기저항비의 변화를 감지하여 자기저항소자에 저장된 데이터가 1 인지 0 인지를 판독한다.
자기저항소자는 하부전극, 고정층, 터널절연층, 자유층 및 상부전극을 순차적으로 적층시킨 후, 상부전극을 먼저 식각하고, 식각된 상부전극을 식각장벽(mask)으로 나머지 층들을 식각하여 형성된다.
그런데, 상부전극 식각 시 자유층이 외부에 노출되기 때문에, 식각잔류물을 제거하기 위한 세정작업에서 손상되기 쉽다. 따라서, 이와 같은 문제를 해결할 수 있는 기술의 필요성이 있다.
본 발명은 패터닝 중 발생되는 손상을 방지하는 자기저항소자 제조 방법을 제공한다.
본 발명은 기판 상에 고정층, 터널절연층, 자유층 및 식각방지층을 형성하는 단계, 상기 식각방지층 상에 홀이 형성된 희생막을 형성하는 단계, 상기 홀에 상부전극을 매립하는 단계, 상기 희생막을 제거하는 단계 및 상기 상부전극을 식각장벽으로 상기 식각방지층, 자유층, 터널절연층 및 고정층을 식각하는 단계를 포함하는 자기저항소자 제조 방법을 포함한다.
본 발명은 상부전극과 자유막 사이에 식각방지막을 개재함으로써, 세정액에 의한 자유막의 손상을 방지한다. 또한, 자기저항소자의 가로세로 길이를 효과적으로 제어하기 위해, 상부전극을 식각이 아닌 매립형태로 형성한다. 자기저항소자의 자화방향은 일정한 방향으로 균일하게 형성되어야 한다. 이를 위해, 자기저항소자는 가로세로 비율을 크게 한다. 자기저항소자의 가로세로 비율은 크면 클수록 균일한 방향의 자화방향을 형성할 수 있다. 따라서, 본 발명의 자기저항소자는 일정한 방향으로 균일한 자화방향을 획득할 수 있다.
도 1a 내지 도 1i는 본 발명의 일실시예에 따른 자기저항소자 제조 방법을 나타낸 공정순서도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1a 내지 도 1i는 본 발명의 일실시예에 따른 자기저항소자 제조 방법을 나타낸 공정순서도이다.
도 1a에 도시된 바와 같이, 하부층(1)을 포함하는 기판 상에 제1 층간절연막(2)을 형성한다.
하부층(1)은 복수의 웰(well), 소자분리막 및 트랜지스터(transistor)를 포함한다. 제1 층간절연막(2)은 층간을 절연하는 역할을 한다. 이를 위해, 제1 층간절연막(2)은 산화막 계열의 물질막, 예컨대 BSG(Boro Silicate Glass)막, BPSG(Boro Phopho Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막 및 SOG(Spin On Glass)막 중 적어도 어느 하나일 수 있다.
이어서, 제1 층간절연막(2)을 관통하는 제1 콘택플러그(3)를 형성한다.
제1 콘택플러그(3)는 전도막으로 형성되며, 하부층(1) 내 트랜지스터의 접합영역과 일측이 접촉되고, 자기저항소자와 타측이 접촉한다. 이때, 제1 콘택플러그(3)는 자기저항소자와 완전히 겹치거나, 일부가 겹치는 것이 바람직하다.
도 1b에 도시된 바와 같이, 제1 콘택플러그(3)가 형성된 기판 상에 제1 강자성막(4), 절연막(5) 및 제2 강자성막(6)을 순차적으로 적층한다.
제1 강자성막(4)은 자화방향이 고정된 고정층으로 작용하기 위한 박막으로서, 피닝막과 핀드막을 포함한다. 피닝막은 핀드막의 자화방향을 고정시키는 역할을 한다. 이를 위해, 피닝막은 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2 및 NiO 중 적어도 어느 하나의 박막으로 형성된다. 핀드막은 피닝막에 의하여 자화방향이 고정된다. 이를 위해 핀드막은 Fe, Co, Ni, Gd, Dy, NiFe, CoFe, MnAs, MnBi, MnSb,CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 어느 하나의 박막으로 형성된다. 절연막(5)은 터널절연층으로 작용하기 위한 박막으로서 MgO막일 수 있다. 또는, 절연막(5)은 4족의 반도체막으로 형성되거나, 전기전도도를 조절하기 위해 반도체막에 B, P, As와 같은 3족 또는 5족 원소를 첨가하여 형성될 수도 있다. 제2 강자성막(6)은 전류의 공급방향에 따라 자화방향이 가변하는 자유층으로 작용하기 위한 박막으로서, Fe, Co, Ni, Gd, Dy, NiFe, CoFe, MnAs, MnBi, MnSb,CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 어느 하나의 박막으로 형성된다.
제1 콘택플러그(3)와 제1 강자성막(4) 사이에는 하부전극이 더 개재될 수 있다.
도 1c에 도시된 바와 같이, 제2 강자성막(6) 상에 식각방지막(7)과 희생막(8)을 형성한다.
식각방지막(7)은 제2 강자성막(6)의 손상을 방지하기 위한 박막으로서, 전도막으로 형성한다. 예를 들어, 식각방지막(7)은 산화물전극일 수 있으며, Ru 또는 Ir일 수 있다.
희생막(8)은 상부전극을 식각이 아닌 매립을 통해 형성하기 위한 박막으로서, 상부전극이 형성될 틀을 제공한다. 이를 위해 희생막(8)은 산화막 계열의 물질막, 예컨대 BSG막, BPSG막, PSG막, TEOS막, HDP 산화막 및 SOG막 중 적어도 어느 하나일 수 있다.
도 1d에 도시된 바와 같이, 희생막(8)을 선택적으로 식각하여 홀(9)을 형성한다.
희생막(8)의 선택적 식각은 희생막(8) 상에 홀(9)이 형성될 예정영역을 개방(open)한 마스크패턴을 형성한 후, 이를 식각장벽으로 희생막(8)을 식각하는 과정을 포함한다. 홀(9)의 세로길이(L1)는 가로길이(L2)보다 길다. 이는, 균일하고 일정한 방향으로 자화방향이 형성되도록 유도하기 위함이다.
도 1e에 도시된 바와 같이, 홀(9)이 형성된 기판 상에 절연막(10)을 증착한다. 절연막(10)은 희생막(8)과 식각선택비가 우수한 박막으로서, 예를 들면 질화막일 수 있다.
도 1f에 도시된 바와 같이, 절연막(10)을 식각하여 홀(9)의 측벽에 스페이서패턴(10A)을 형성한다.
절연막(10)의 식각은 전면식각(etch back, blank etch)일 수 있다. 스페이서패턴(10A)의 두께(W1)는 홀(9)의 면적을 조절하는 역할을 한다. 예를 들어, 스페이서패턴(10A)의 두께(W1)가 크면 홀(9)의 면적이 감소하고, 스페이서패턴(10A)의 두께(W1)가 작으면 홀(9)의 면적이 증가한다.
도 1g에 도시된 바와 같이, 홀(9)에 상부전극(11)을 형성한다.
상부전극(11)의 형성은 홀(9)이 완전매립되도록 전도막을 형성한 후, 평탄화하는 과정을 포함한다. 평탄화는 화학적기계적연마(CMP)일 수 있다. 상부전극(11)은 자기저항소자에 전류를 공급하는 전극의 역할과, 자기저항소자를 패터닝하기 위한 마스크패턴으로 작용한다. 희생막(8), 홀(9) 및 상부전극(11)을 형성하는 과정들을 일컬어 다마신 공정이라고도 한다.
도 1h에 도시된 바와 같이, 희생막(8)과 스페이서패턴(10A)을 제거한다. 이로써, 상부전극(11)이 외부에 노출된다.
이어서, 세정공정을 진행하는데, 희생막(8)과 스페이서패턴(10A)을 제거하는 과정에서 발생된 식각잔류을 제거하기 위함이다. 종래에는 이 과정에서 세정액이 제2 강자성막(6)을 손상시키는 문제가 있었으나, 본 실시예에서는 식각방지막(7)이 제2 강자성막(6) 상에 배치되어 있기 때문에 세정액에 의한 제2 강자성막(6)의 손상은 방지된다. 또한, 식각방지막(7)은 전도막이기 때문에 제2 강자성막(6)에 전류를 공급하는 역할도 충분히 할 수 있다.
도 1i에 도시된 바와 같이, 상부전극(11)을 식각장벽으로 식각방지막(7), 제2 강자성막(6), 절연막(5) 및 제1 강자성막(4)을 식각한다. 이로써, 자기저항소자가 형성된다.
정리해 보면, 본 발명의 일실시예는 상부전극(11)과 제2 강자성막(6) 사이에 식각방지막(7)을 개재함으로써, 세정액에 의한 제2 강자성막(6)의 손상을 방지한다. 또한, 자기저항소자의 가로세로 길이를 효과적으로 제어하기 위해, 상부전극(11)을 식각이 아닌 매립형태로 형성한다. 상부전극(11)으로 사용된 전도막은 패터닝이 힘들기 때문에 식각으로는 정상적인 프로파일을 얻기 힘들다. 하지만, 매립형태로 상부전극(11)을 형성하면 정상적인 프로파일을 충분히 얻을 수 있다. 일반적으로, 자기저항소자의 자화방향은 일정한 방향으로 균일하게 형성되어야 한다. 이를 위해, 자기저항소자는 가로세로 비율을 크게 한다. 예를 들어, 세로길이를 길게 하고 가로길이를 짧게 한다. 이와 같은 자기저항소자의 가로세로 비율은 크면 클수록 균일한 방향의 자화방향을 형성할 수 있다. 더불어, 본 발명의 일실시예는 상부전극(11)이 매립되는 홀(9)의 가로, 세로길이를 제어함으로써 효과적으로 자기저항소자의 면적을 조절한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
1: 하부층 2: 제1 층간절연막
3: 제1 콘택플러그 4: 고정층
5: 터널절연층 6: 자유층
7: 식각방지층 8: 희생막
9: 홀 10A: 스페이서패턴
11: 상부전극

Claims (7)

  1. 기판 상에 고정층, 터널절연층, 자유층 및 식각방지층을 형성하는 단계;
    상기 식각방지층 상에 홀이 형성된 희생막을 형성하는 단계;
    상기 홀에 상부전극을 매립하는 단계;
    상기 희생막을 제거하는 단계; 및
    상기 상부전극을 식각장벽으로 상기 식각방지층, 자유층, 터널절연층 및 고정층을 식각하는 단계
    를 포함하는 자기저항소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 식각방지층은 전도막을 포함하는 자기저항소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 희생막을 제거한 후, 세정을 진행하는 단계를 더 포함하는 자기저항소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 홀은 세로길이가 가로길이보다 긴 자기저항소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 희생막을 형성하는 단계 이후, 상기 희생막의 내측벽에 스페이서패턴을 형성하는 단계를 더 포함하는 자기저항소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 스페이서패턴의 두께로 상기 홀의 가로 및 세로길이를 조절하는 자기저항소자 제조 방법.
  7. 제 5 항에 있어서,
    상기 스페이서는 상기 희생막을 제거하는 단계에서 제거되는 자기저항소자 제조 방법.
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