KR101222117B1 - 자기저항 메모리 소자 제조 방법 - Google Patents
자기저항 메모리 소자 제조 방법 Download PDFInfo
- Publication number
- KR101222117B1 KR101222117B1 KR1020110017082A KR20110017082A KR101222117B1 KR 101222117 B1 KR101222117 B1 KR 101222117B1 KR 1020110017082 A KR1020110017082 A KR 1020110017082A KR 20110017082 A KR20110017082 A KR 20110017082A KR 101222117 B1 KR101222117 B1 KR 101222117B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- magnetoresistive element
- capping
- forming
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 17
- 239000010410 layer Substances 0.000 claims abstract description 40
- 239000011229 interlayer Substances 0.000 claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 10
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 239000010408 film Substances 0.000 description 80
- 230000005415 magnetization Effects 0.000 description 14
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 10
- 230000008569 process Effects 0.000 description 8
- 239000010409 thin film Substances 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 7
- -1 FeCl 2 Inorganic materials 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 3
- 229910003321 CoFe Inorganic materials 0.000 description 2
- 229910052692 Dysprosium Inorganic materials 0.000 description 2
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 2
- 229910016629 MnBi Inorganic materials 0.000 description 2
- 229910016964 MnSb Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910000424 chromium(II) oxide Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005294 ferromagnetic effect Effects 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229910015475 FeF 2 Inorganic materials 0.000 description 1
- 229910017231 MnTe Inorganic materials 0.000 description 1
- 229910019041 PtMn Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000005292 diamagnetic effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- CNQCVBJFEGMYDW-UHFFFAOYSA-N lawrencium atom Chemical compound [Lr] CNQCVBJFEGMYDW-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
- H10N50/85—Materials of the active region
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Hall/Mr Elements (AREA)
- Mram Or Spin Memory Techniques (AREA)
Abstract
본 발명은 기판상에 자기저항소자을 형성하는 단계, 상기 자기저항소자를 감싸는 캡핑막을 형성하는 단계, 상기 자기저항소자의 상부면과 접하는 캡핑막이 노출되도록 상기 자기저항소자의 양측에 제1 층간절연막을 형성하는 단계, 상기 노출된 캡핑막을 제거하는 단계, 상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계 및 상기 제2 층간절연막 사이에서 상기 자기저항소자와 접촉하는 금속막을 형성하는 단계를 포함하는 자기저항 메모리 소자 제조 방법을 제공한다.
Description
본 발명은 자기저항 메모리 소자의 제조 방법에 관한 것으로, 구체적으로 설명하면 자기저항소자의 손실을 방지하는 자기저항 메모리 소자의 제조 방법에 관한 것이다.
반도체 소자를 대표하는 것은 DRAM과 플래시 메모리 소자이다. DRAM은 데이터 접근이 자유로워 데이터 처리 속도가 빠르고, 플래시 메모리 소자는 데이터를 비휘발하는 장점이 있다. 반면, DRAM은 주기적으로 데이터를 리프레쉬시켜야 하고, 플래시 메모리 소자는 데이터 접근이 용이하지 못하여 데이터 처리 속도가 느리다는 단점도 있다.
최근, 반도체 소자 업계에서는 DRAM과 플래시 메모리 소자의 장점만을 취한 새로운 반도체 소자를 생산하기 위해 노력하고 있으며, 결과물로서는 자기저항 메모리 소자(Spin Transfer Torque Random Access Memory)이 개발되었다. 자기저항 메모리 소자은 자기저항(magnetoresistance)이라는 양자역학적 효과를 이용한 반도체 소자로서, DRAM의 자유로운 데이터 접근성과 플래시 메모리 소자의 데이터 비휘발성을 고루 갖춘 반도체 소자이다.
자기저항 메모리 소자은 데이터를 저장하기 위해 자기저항소자(Magnetic Tunnel Junction)를 포함한다. 일반적으로, 두 개의 강자성막의 자화방향(magnetization direction)에 따라 자기저항비(magnetoresistance, MR)가 달라진다. 자기저항 메모리 소자은 이와 같은 자기저항비의 변화를 감지하여 자기저항소자에 저장된 데이터가 1 인지 0 인지를 판독한다.
도 1a 내지 도 1e는 종래기술에 따른 자기저항 메모리 소자의 제조 방법을 나타낸 공정 순서도이다.
도 1a에 도시된 바와 같이, 소정의 하부층(1)이 형성된 기판상에 자기저항소자(2) 및 하드마스크막패턴(3)을 형성한다.
자기저항소자(2)는 자화방향이 고정된 고정 자화막(2A), 터널 절연막(2B) 및 전류 공급 방향에 따라 자화방향이 가변하는 자유 자화막(2C)을 포함한다. 하드마스크막패턴(3)은 금속막으로서 자기저항소자(2)에 전류를 공급하는 역할을 한다.
도 1b에 도시된 바와 같이, 자기저항소자(2) 및 하드마스크막패턴(3)이 형성된 기판 상에 캡핑막(4)을 형성한 후, 제1 층간절연막(5)을 형성한다.
캡핑막(4)은 자기저항소자(2) 및 하드마스크막패턴(3)을 보호하기 위한 박막으로서, 질화막으로 형성된다. 제1 층간절연막(5)은 층간 절연을 위한 박막으로서 산화막으로 형성된다.
도 1c에 도시된 바와 같이, 하드마스크막패턴(3)과 중첩되는 영역의 제1 층간절연막(5)을 식각하여 다마신패턴(6)을 형성한다.
다마신패턴(6)은 후속 공정에서 비트라인이 배치될 영역으로서, 오픈마진(open margin)을 확보하기 위해 하드마스크막패턴(3)의 폭보다 넓은 폭으로 형성된다.
도 1d에 도시된 바와 같이, 다마신패턴(6)으로 인해 노출된 캡핑막(4)을 식각하여 하드마스크막패턴(3)을 노출시킨다.
도 1e에 도시된 바와 같이, 다마신패턴(6)에 베리어매탈(7)과 금속막(8)을 매립하여 비트라인(9)을 형성한다.
비트라인(9)은 자기저항소자(2)에 전류를 공급하는 배선으로 작용한다.
그런데, 앞서 설명한 바와 같이, 다마신패턴(6)의 폭은 오픈마진을 확보하기 위해 하드마스크막패턴(3) 보다 넓다. 때문에, 도 1c와 같이 하드마스크막패턴(3)의 측면과 중첩되는 제1 층간절연막(5)까지 식각되며, 도 1d와 같이 캡핑막(4)까지 제거하면 자기저항소자(2)가 외부에 노출될 뿐만 아니라, 자기저항소자(2)까지 손실(loss)된다. 이는, 자기저항소자(2)의 자화특성을 악화시키는 문제점이 되는바, 이를 해결할 수 있는 기술의 필요성이 제기되고 있다.
본 발명은 자기저항소자의 손실을 방지하는 자기저항 메모리 소자의 제조 방법을 제공한다.
본 발명은 기판상에 자기저항소자을 형성하는 단계, 상기 자기저항소자를 감싸는 캡핑막을 형성하는 단계, 상기 자기저항소자의 상부면과 접하는 캡핑막이 노출되도록 상기 자기저항소자의 양측에 제1 층간절연막을 형성하는 단계, 상기 노출된 캡핑막을 제거하는 단계, 상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계 및 상기 제2 층간절연막 사이에서 상기 자기저항소자와 접촉하는 금속막을 형성하는 단계를 포함하는 자기저항 메모리 소자 제조 방법을 포함한다.
본 발명은 다마신패턴을 형성하는 과정에서 자기저항소자가 손실되는 문제를 해결하고자, 미리 하드마스크막패턴을 노출한 상태에서 다마신패턴을 형성한다. 뿐만 아니라, 자기저항소자와 하드마스크막패턴을 이중 박막으로 보호한다. 따라서, 자기저항소자의 손실이 방지되며, 이에 따라 안정성 및 신뢰성이 우수한 자기저항 메모리 소자를 제조할 수 있다.
도 1a 내지 도 1e는 종래기술에 따른 자기저항 메모리 소자의 제조 방법을 나타낸 공정 순서도이다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 자기저항 메모리 소자를 나타낸 공정 순서도이다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 자기저항 메모리 소자를 나타낸 공정 순서도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 자기저항 메모리 소자를 나타낸 공정 순서도이다.
도 2a에 도시된 바와 같이, 소정의 하부층(101)이 형성된 기판상에 자기저항소자(102) 및 하드마스크막패턴(103)을 형성한다.
하부층(101)은 자기저항소자를 선택하기 위한 셀 트랜지스터와 셀트랜지스터의 접합영역과 자기저항소자를 연결하기 위한 콘택플러그(contact plug)를 포함한다. 여기서, 콘택플러그는 하부전극(bottom electrode)라고도 한다.
자기저항소자(102)는 고정 자화막(102A), 터널 절연막(102B) 및 자유 자화막(102C)을 포함한다. 고정 자화막(102A)은 피닝막(pinning layer)이라 불리우는 반자성막과 핀드막(pinned layer)이라 불리우는 강자성막을 포함한다. 피닝막은 핀드막의 자화방향을 고정시키는 역할을 한다. 이를 위해, 피닝막은 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2 및 NiO 중 적어도 어느 하나의 박막으로 형성된다. 핀드막은 피닝막에 의하여 자화방향이 고정된다. 이를 위해 핀드막은 Fe, Co, Ni, Gd, Dy, NiFe, CoFe, MnAs, MnBi, MnSb,CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 어느 하나의 박막으로 형성된다. 터널 절연막(102B)은 4족의 반도체막으로 형성되거나, 전기전도도를 조절하기 위해 반도체막에 B, P, As와 같은 3족 또는 5족 원소를 첨가하여 형성될 수 있다. 자유 자화막(102C)은 공급되는 전류의 공급 방향에 따라 자화방향이 변화한다. 자유 자화막(102C)은 Fe, Co, Ni, Gd, Dy, NiFe, CoFe, MnAs, MnBi, MnSb,CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 어느 하나의 박막으로 형성된다.
하드마스크막패턴(103)은 자기저항소자를 보호하고, 상부전극(top electrode)으로 작용한다. 이를 위해, 하드마스크막(5)은 텅스텐(W)으로 형성한다.
이어서, 자기저항소자(102)와 하드마스크막패턴(103)을 감싸는 제1 캡핑막(104)을 형성한다.
제1 캡핑막(104)은 자기저항소자(102)와 하드마스크막패턴(103)을 보하하는 박막으로서, 질화막으로 형성한다.
도 2b에 도시된 바와 같이, 제1 캡핑막(104) 상에 제2 캡핑막(105)을 형성한다.
제2 캡핑막(105)도 자기저항소자(102)와 하드마스크막패턴(103)을 보호하는 박막으로서, 폴리실리콘막으로 형성한다. 더불어, 제2 캡핑막(105)은 후속 하드마스크막패턴(103)의 노출 공정에서 하드마스크막패턴(103)의 측면이 노출되는 것을 방지한다.
도 2c에 도시된 바와 같이, 자기저항소자(102)와 하드마스크막패턴(103)의 상부면과 접하는 제2 캡핑막(105)이 노출되도록 자기저항소자(102)와 하드마스크막패턴(103)의 양측에 제1 층간절연막(106)을 형성한다.
제1 층간절연막(106)은 각 자기저항소자(102)를 절연하고, 층간을 절연하기 위해 사용되는데, 산화막 계열의 물질막, 예컨대 BSG(Boro Silicate Glass)막, BPSG(Boro Phopho Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막 및 SOG(Spin On Glass)막 중 적어도 어느 하나로 형성한다.
도 2d에 도시된 바와 같이, 노출된 제2 캡핑막(105)에 불순물(107)을 도핑한다.
제2 캡핑막(105)에 불순물(107)을 도핑하면, 제2 캡핑막(105)의 막질이 연화된다. 반면, 불순물(107)이 도핑되지 않은 제2 캡핑막(105)은 경화상태를 유지한다. 이와 같이 제2 캡핑막(105)을 연화시키는 이유는 제2 캡핑막(105)을 보다 용이하게 제거하기 위함이다. 불순물(107)은 B, AS 또는 P일 수 있다.
도 2e에 도시된 바와 같이, 연화된 제2 캡핑막(105)을 제거한 후, 제2 캡핑막(105)의 제거로 인해 노출된 제1 캡핑막(104)도 제거한다.
도 2f에 도시된 바와 같이, 기판 상에 제2 층간절연막(108)을 형성한 후 식각 공정을 진행하여, 다마신패턴(109)을 형성한다. 다마신패턴(109)으로 인해 제2 층간절연막(108)은 제1 층간절연막(106) 상에만 잔류하게 된다.
다마신패턴(109)은 후속 공정에서 비트라인이 배치될 영역으로서, 오픈마진을 확보하기 위해 하드마스크막패턴(102)의 폭보다 넓은 폭으로 형성된다. 이때, 종래와 마찬가지로 제1 층간절연막(106)의 일부까지 식각될 수 있다. 그러나, 이미 하드마스크막패턴(103)은 노출되어 있고, 제2 캡핑막(105)이 제1 캡핑막(104) 뿐만 아니라 자기저항소자(102)의 측면을 보호하고 있기 때문에, 자기저항소자(102)의 손실은 발생하지 않는다.
도 2g에 도시된 바와 같이, 다마신패턴(109)에 배리어메탈(110)과 금속막(111)을 매립하여 비트라인(112)을 형성한다.
비트라인(112)은 자기저항소자(102)에 전류를 공급하는 배선으로 작용한다.
전술한 바와 같은 본 발명의 일실시예에 따른 자기저항 메모리 소자는 다마신패턴을 형성하는 과정에서 자기저항소자가 손실되는 문제를 해결하고자, 미리 하드마스크막패턴(103)을 미리 노출한 상태에서 다마신패턴(109)을 형성한다. 뿐만 아니라, 자기저항소자(102)와 하드마스크막패턴(103)을 제1 캡핑막(104)과 제2 캡핑막(105)으로 보호한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
101: 하부층 102: 자기저항소자
103: 하드마스크막패턴 104: 제1 캡핑막
105: 제2 캡핑막 106: 제1 층간절연막
107: 불순물 108: 제2 층간절연막
109: 다마신패턴 110: 배리어메탈
111: 금속막 112: 비트라인
103: 하드마스크막패턴 104: 제1 캡핑막
105: 제2 캡핑막 106: 제1 층간절연막
107: 불순물 108: 제2 층간절연막
109: 다마신패턴 110: 배리어메탈
111: 금속막 112: 비트라인
Claims (6)
- 기판상에 자기저항소자을 형성하는 단계;
상기 자기저항소자를 감싸는 캡핑막을 형성하는 단계;
상기 자기저항소자의 상부면과 접하는 캡핑막이 노출되도록 상기 자기저항소자의 양측에 제1 층간절연막을 형성하는 단계;
상기 노출된 캡핑막을 제거하는 단계;
상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계; 및
상기 제2 층간절연막 사이에서 상기 자기저항소자와 접촉하는 금속막을 형성하는 단계
를 포함하는 자기저항 메모리 소자 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 캡핑막을 형성하는 단계는
상기 자기저항소자를 감싸는 제1 캡핑막을 형성하는 단계; 및
상기 제1 캡핑막 상에 제2 캡핑막을 형성하는 단계를 포함하는 자기저항 메모리 소자 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,
상기 제1 캡핑막은 질화막으로 형성하고, 제2 캡핑막은 폴리실리콘막으로 형성하는 자기저항 메모리 소자 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 있어서,
상기 노출된 캡핑막을 제거하는 단계는
상기 노출된 제2 캡핑막을 연화시키는 단계; 및
연화된 상기 제2 캡핑막과 제1 캡핑막을 스트립하여 제거하는 단계를 포함하는 자기저항 메모리 소자 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 4 항에 있어서,
상기 노출된 캡핑막을 연화시키는 단계는 상기 노출된 제2 캡핑막에 불순물을 도핑하여 진행하는 자기저항 메모리 소자 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,
상기 제2 캡핑막은 폴리실리콘막이고, 상기 불순물은 B, AS 또는 P인 자기저항 메모리 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110017082A KR101222117B1 (ko) | 2011-02-25 | 2011-02-25 | 자기저항 메모리 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110017082A KR101222117B1 (ko) | 2011-02-25 | 2011-02-25 | 자기저항 메모리 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120097708A KR20120097708A (ko) | 2012-09-05 |
| KR101222117B1 true KR101222117B1 (ko) | 2013-01-14 |
Family
ID=47108878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110017082A Expired - Fee Related KR101222117B1 (ko) | 2011-02-25 | 2011-02-25 | 자기저항 메모리 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101222117B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102264601B1 (ko) * | 2014-07-21 | 2021-06-14 | 삼성전자주식회사 | 자기 메모리 소자 및 이의 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568512B1 (ko) | 2003-09-29 | 2006-04-07 | 삼성전자주식회사 | 열발생층을 갖는 자기열 램셀들 및 이를 구동시키는 방법들 |
| KR100692417B1 (ko) | 2002-04-30 | 2007-03-13 | 마이크론 테크놀로지, 인크. | 엠램 장치를 형성하는 방법 |
| KR100822601B1 (ko) | 2007-03-05 | 2008-04-16 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 및 그 제조방법 |
| KR20090020826A (ko) * | 2007-08-24 | 2009-02-27 | 주식회사 하이닉스반도체 | 상변화 메모리 소자의 제조 방법 |
-
2011
- 2011-02-25 KR KR1020110017082A patent/KR101222117B1/ko not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100692417B1 (ko) | 2002-04-30 | 2007-03-13 | 마이크론 테크놀로지, 인크. | 엠램 장치를 형성하는 방법 |
| KR100568512B1 (ko) | 2003-09-29 | 2006-04-07 | 삼성전자주식회사 | 열발생층을 갖는 자기열 램셀들 및 이를 구동시키는 방법들 |
| KR100822601B1 (ko) | 2007-03-05 | 2008-04-16 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 및 그 제조방법 |
| KR20090020826A (ko) * | 2007-08-24 | 2009-02-27 | 주식회사 하이닉스반도체 | 상변화 메모리 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20120097708A (ko) | 2012-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11462679B2 (en) | Magnetoresistive random access memory device and method of manufacturing the same | |
| KR101769196B1 (ko) | 공정 데미지 최소화를 위한 자가 정렬된 자기저항 랜덤 액세스 메모리（ｍｒａｍ）구조물 | |
| US8685757B2 (en) | Method for fabricating magnetic tunnel junction | |
| TWI575788B (zh) | 磁性記憶體及製造磁性記憶體之方法 | |
| KR100990143B1 (ko) | 자기터널접합 장치, 이를 구비하는 메모리 셀 및 그제조방법 | |
| JP5502627B2 (ja) | 磁気ランダムアクセスメモリ及びその製造方法 | |
| KR101159240B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US9190608B2 (en) | Method for fabricating semiconductor device having magnetic tunnel junction layer patterned using etching gas containing oxygen | |
| KR20130019294A (ko) | 정보 저장 장치 및 그 제조 방법 | |
| KR102573570B1 (ko) | 스핀-궤도 토크 라인 및 콘택 플러그를 갖는 반도체 소자 | |
| KR20130017647A (ko) | 가변 저항 메모리 장치의 제조 방법 | |
| US8748197B2 (en) | Reverse partial etching scheme for magnetic device applications | |
| KR20120058113A (ko) | 자기 터널 접합 구조체의 제조 방법 및 이를 이용하는 자기 메모리 소자의 제조 방법 | |
| KR101015144B1 (ko) | 자기터널접합 장치 제조방법 | |
| KR101202685B1 (ko) | 자기저항소자 제조 방법 | |
| KR20100053856A (ko) | 자기터널접합 장치 제조방법 | |
| KR20120108297A (ko) | 저항 메모리 소자 제조 방법 | |
| US9018720B2 (en) | Semiconductor device and method for fabricating the same | |
| KR20130016824A (ko) | 자기저항소자 제조 방법 | |
| KR101222117B1 (ko) | 자기저항 메모리 소자 제조 방법 | |
| US10109676B2 (en) | MTJ structures including magnetism induction pattern and magnetoresistive random access memory devices including the same | |
| KR20120094394A (ko) | 자기저항소자 제조 방법 | |
| KR20120050235A (ko) | 자기터널접합소자 및 그 제조 방법 | |
| KR20120094395A (ko) | 저항 메모리 소자 제조 방법 | |
| KR101208697B1 (ko) | 자기저항소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20110225 |
|
| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20120625 Patent event code: PE09021S01D |
|
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20121221 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20130108 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20130109 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20151221 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20151221 Start annual number: 4 End annual number: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20161125 Year of fee payment: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20161125 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20171220 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20171220 Start annual number: 6 End annual number: 6 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20191019 |